RU2260837C1

RU2260837C1 - Логический вычислитель

Info

Publication number: RU2260837C1
Application number: RU2004110888/09A
Authority: RU
Inventors: Д.В. Андреев (RU); Д.В. Андреев
Priority date: 2004-04-09
Filing date: 2004-04-09
Publication date: 2005-09-20

Abstract

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом изобретения является повышение быстродействия. Устройство содержит пять элементов ИЛИ, пять элементов И, регистр, шесть замыкающих и шесть размыкающих ключей. 2 ил.

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические вычислители (см., например, фиг.1 в описании изобретения к патенту РФ 2172980, кл. G 06 G 7/25, 2001 г.), которые могут быть использованы для реализации шести простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов x₁,..., x₆∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относится низкое быстродействие, поскольку для реализации упомянутых функций потребуется десять тактов вычислений.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический вычислитель (см. рис.2 в статье Савченко Ю.Г., Хмелевая А.В. О методах последовательной реализации симметричных булевых функций// Автоматика и вычислительная техника. 1974. №3. С.24-29), который содержит регистр, n-1 элементов И, n-1 элементов ИЛИ и при n=6 реализует шесть простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов х₁,..., х₆ ∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится низкое быстродействие, поскольку для реализации упомянутых функций потребуется шесть тактов вычислений, причем минимальная длительность каждого такта определяется суммой Δt_Р+5Δt_Э, где Δt_P и Δt_Э есть длительности задержек, вносимых соответственно регистром и каскадом параллельно срабатывающих элементов ИЛИ, И.

Техническим результатом изобретения является повышение быстродействия.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем пять элементов ИЛИ, пять элементов И и регистр, первый и второй входы r-го (

) элемента ИЛИ соединены соответственно с первым и вторым входами r-го элемента И, особенность заключается в том, что в него введены шесть замыкающих и шесть размыкающих ключей, выход и вход i-го (

) размыкающего ключа соединены соответственно с выходом i-го замыкающего ключа и объединенными i-ым выходом регистра, i-ым выходом логического вычислителя, подсоединенного первым, вторым настроечными и i-ым информационным входами соответственно к управляющему входу всех ключей, входу записи регистра и входу i-го замыкающего ключа, выходы первого, второго и третьего замыкающих ключей соединены соответственно с первым, вторым входами первого и первым входом второго элементов ИЛИ, подключенных выходами соответственно к первому входу регистра и второму входу четвертого элемента ИЛИ, первый вход и выход которого соединены соответственно с выходом первого элемента И и вторым входом регистра, а выходы шестого, пятого и четвертого замыкающих ключей соединены соответственно с вторым, первым входами третьего и вторым входом второго элементов И, подключенных выходами соответственно к шестому входу регистра и первому входу пятого элемента И, второй вход и выход которого соединены соответственно с выходом третьего элемента ИЛИ и пятым входом регистра, подключенного третьим и четвертым входами соответственно к выходу четвертого элемента И и выходу пятого элемента ИЛИ.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы сигналов настройки.

Логический вычислитель содержит элементы ИЛИ 1₁,..., 1₅, элементы И 2₁,..., 2₅, регистр 3, замыкающие ключи 4₁,..., 4₆, размыкающие ключи 5₁,..., 5₆, причем первый и второй входы элемента 1_r (

) соединены соответственно с первым и вторым входами элемента 2_r, выход и вход ключа 5_i (

) соединены соответственно с выходом ключа 4_i и объединенными i-ым выходом регистра 3, i-ым выходом логического вычислителя, подсоединенного первым, вторым настроечными и i-ым информационным входами соответственно к управляющему входу всех ключей, входу записи регистра 3 и входу ключа 4_i, выходы ключей 4₁, 4₂ и 4₃ соединены соответственно с первым, вторым входами элемента 1₁ и первым входом элемента 1₂, подключенных выходами соответственно к первому входу регистра 3 и второму входу элемента 1₄, первый вход и выход которого соединены соответственно с выходом элемента 2₁ и вторым входом регистра 3, а выходы ключей 4₆, 4₅ и 4₄ соединены соответственно с вторым, первым входами элемента 2₃ и вторым входом элемента 2₂, подключенных выходами соответственно к шестому входу регистра 3 и первому входу элемента 2₅, второй вход и выход которого соединены соответственно с выходом элемента 1₃ и пятым входом регистра 3, подключенного третьим и четвертым входами соответственно к выходу элемента 2₄ и выходу элемента 1₅.

Работа предлагаемого логического вычислителя осуществляется следующим образом. На его первый,...,шестой информационные и первый, второй настроечные входы подаются соответственно двоичные сигналы х₁,..., х₆∈{0,1} и y₁, у₂∈{0,1} (фиг.2). Загрузка данных в регистр 3 происходит по положительному перепаду (из «0» в «1») сигнала на входе записи, поэтому указанный регистр может быть аппаратно реализован с помощью, например, микросхемы К531ИР18. Если на управляющем входе ключей 4_i, 5_i (

) присутствует логическая «1» либо логический «0», то ключ 4_i соответственно замкнут либо разомкнут, а ключ 5_i соответственно разомкнут либо замкнут. Тогда сигналы на выходах вычислителя (фиг.1) будут определяться рекуррентными выражениями

,

, где символами ∨ и · обозначены соответственно операции ИЛИ и И;

есть номер момента времени t_j (фиг.2); Z_i0=x_i.

Длительность Δt высокого уровня сигнала у₁ и период T сигнала у₂ должны удовлетворять условиям Δt≥2Δt_Э и T≥Δt_P+2Δt_Э, где Δt_Р и Δt_Э есть длительности задержек, вносимых соответственно регистром 3 и каскадом параллельно срабатывающих элементов ИЛИ, И. Согласно приведенных рекуррентных выражений получим

, где х_k1,..., х_ki ∈{х₁,..., х₆} (1≤k1<...<ki≤6); N=C₆ ⁱ есть количество неповторяющихся конъюнкций x_k1...x_ki, определяемое как число сочетаний из 6 по i. Таким образом, имеем Z_i3=τ_i, где τ_i есть i-ая (

) простая симметричная булева функция шести аргументов.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель реализует шесть простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов, и обладает более высоким по сравнению с прототипом быстродействием, так как выполняет только три такта вычислений, причем минимальная длительность каждого такта определяется суммой Δt_Р+2Δt_Э.

Claims

Логический вычислитель, предназначенный для реализации шести простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов, содержащий пять элементов «ИЛИ», пять элементов «И» и регистр, причем первый и второй входы r-го (
) элемента «ИЛИ» соединены соответственно с первым и вторым входами r-го элемента «И», отличающийся тем, что в него введены шесть замыкающих и шесть размыкающих ключей, выход и вход i-го (
) размыкающего ключа соединены соответственно с выходом i-го замыкающего ключа и объединенными i-м выходом регистра, i-м выходом логического вычислителя, подсоединенного первым, вторым настроечными и i-м информационным входами соответственно к управляющему входу всех ключей, входу записи регистра и входу i-го замыкающего ключа, выходы первого, второго и третьего замыкающих ключей соединены соответственно с первым, вторым входами первого и первым входом второго элементов «ИЛИ», подключенных выходами соответственно к первому входу регистра и второму входу четвертого элемента «ИЛИ», первый вход и выход которого соединены соответственно с выходом первого элемента «И» и вторым входом регистра, а выходы шестого, пятого и четвертого замыкающих ключей соединены соответственно с вторым, первым входами третьего и вторым входом второго элементов «И», подключенных выходами соответственно к шестому входу регистра и первому входу пятого элемента «И», второй вход и выход которого соединены соответственно с выходом третьего элемента «ИЛИ» и пятым входом регистра, подключенного третьим и четвертым входами соответственно к выходу четвертого элемента «И» и выходу пятого элемента «ИЛИ».