RU2491613C1 - Логический процессор - Google Patents
Логический процессор Download PDFInfo
- Publication number
- RU2491613C1 RU2491613C1 RU2012131195/08A RU2012131195A RU2491613C1 RU 2491613 C1 RU2491613 C1 RU 2491613C1 RU 2012131195/08 A RU2012131195/08 A RU 2012131195/08A RU 2012131195 A RU2012131195 A RU 2012131195A RU 2491613 C1 RU2491613 C1 RU 2491613C1
- Authority
- RU
- Russia
- Prior art keywords
- inputs
- output
- outputs
- cells
- input
- Prior art date
Links
Images
Landscapes
- Logic Circuits (AREA)
Abstract
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Технический результат заключается в повышении быстродействия за счет уменьшения времени реализации восьми простых симметричных булевых функций, зависящих от восьми аргументов - входных двоичных сигналов. Для достижения указанного технического результата предлагается логический процессор, предназначенный для реализации восьми простых симметричных булевых функций, зависящих от восьми аргументов - входных двоичных сигналов, который может быть использован в системах цифровой вычислительной техники как средство преобразования кодов, а также содержащий девятнадцать вычислительных ячеек (11, …, 119), каждая из которых содержит элемент ИЛИ (2) и элемент И (3). 2 ил.
Description
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известны логические процессоры (см., например, патент РФ 2260837, кл. G06F 7/38, 2005 г.), которые реализуют шесть простых симметричных булевых функций, зависящих от шести аргументов - входных двоичных сигналов.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических процессоров, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация восьми простых симметричных булевых функций, зависящих от восьми аргументов - входных двоичных сигналов.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический процессор (патент РФ 2260205, кл. G06F 7/38, 2005 г.), который содержит вычислительные ячейки и при n=8 реализует восемь простых симметричных булевых функций, зависящих от восьми аргументов - входных двоичных сигналов.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится низкое быстродействие, обусловленное тем, что минимальное время реализации восьми упомянутых функций превышает 8Δtя, где Δtя есть длительность задержки, вносимой вычислительной ячейкой.
Техническим результатом изобретения является повышение быстродействия за счет уменьшения времени реализации восьми простых симметричных булевых функций, зависящих от восьми аргументов - входных двоичных сигналов.
Указанный технический результат при осуществлении изобретения достигается тем, что в логическом процессоре, содержащем семь вычислительных ячеек, каждая из которых содержит элемент ИЛИ, подключенный первым, вторым входами и выходом соответственно к ее первому, второму входам и первому выходу, и элемент И, первый, второй входы и выход которого соединены соответственно с ее первым, вторым входами и вторым выходом, особенность заключается в том, что в него дополнительно введены двенадцать аналогичных упомянутым вычислительных ячеек, причем первый, второй входы i-й
и первый, второй входы j=й
вычислительных ячеек подключены соответственно к первым выходам (i+2)-й, (i+4)-й и вторым выходам (j-4)-й, (j-2)-й вычислительных ячеек, первые выходы i-й, j-й и вторые выходы i-й, j-й вычислительных ячеек соединены соответственно с i-ым входом одиннадцатой, вторым входом (j+2)-й и первым входом (i+8)-й, (j-6)-м входом пятнадцатой вычислительных ячеек, первый, второй выходы (i+8)-й, первый, второй входы семнадцатой и первый, второй входы восемнадцатой вычислительных ячеек подключены соответственно к i-ым входам двенадцатой, четырнадцатой, второму выходу тринадцатой, первому выходу четырнадцатой и второму выходу двенадцатой, первому выходу шестнадцатой вычислительных ячеек, i-й вход k-й (k∈{13, 16, 19}) вычислительной ячейки соединен с (3-i)-м выходом (k-3+i)-й вычислительной ячейки, а первые выходы одиннадцатой, тринадцатой, семнадцатой, девятнадцатой и вторые выходы девятнадцатой, восемнадцатой, шестнадцатой, пятнадцатой вычислительных ячеек являются соответственно первым, вторым, третьим, четвертым и пятым, шестым, седьмым, восьмым выходами логического процессора, первый, третий, пятый, седьмой и второй, четвертый, шестой, восьмой входы которого подключены соответственно к первым и вторым входам третьей, пятой, четвертой, шестой вычислительных ячеек.
На фиг.1 и фиг.2 представлены соответственно схема предлагаемого логического процессора и схема вычислительной ячейки, использованной при построении указанного процессора.
Логический процессор содержит вычислительные ячейки 11,…,119. Каждая вычислительная ячейка содержит элемент ИЛИ 2, подключенный первым, вторым входами и выходом соответственно к ее первому, второму входам и первому выходу, и элемент И 3, подсоединенный первым, вторым входами и выходом соответственно к ее первому, второму входам и второму выходу. Первый, второй входы ячейки 1i
и первой, второй входы ячейки j=й
подключены соответственно к первым выходам ячеек 1i+2, 1i+4 и вторым выходам ячеек 1j-4, 1j-2, первые выходы ячеек 1i, 1j и вторые выходы ячеек 1i, 1j соединены соответственно с i-ым входом ячейки 111, вторым входом ячейки 1j+2 и первым входом ячейки 1i+8, (j-6)-ым входом ячейки 115, первый, второй выходы ячейки 1i+8, первый, второй входы ячейки 117 и первый, второй входы ячейки 118 подключены соответственно к i-ым входам ячеек 112, 114, второму выходу ячейки 113, первому выходу ячейки 114 и второму выходу ячейки 112, первому выходу ячейки 116, i-й вход ячейки 1k(k∈{13, 16, 19}) соединен с (3-i)-ым выходом ячейки 1k-3+i, а первые выходы ячеек 111, 113, 117, 119 и вторые выходы ячеек 119, 118, 116, 115 являются соответственно первым, вторым, третьим, четвертым и пятым, шестым, седьмым, восьмым выходами логического процессора, первый, третий, пятый, седьмой и второй, четвертый, шестой, восьмой входы которого подключены соответственно к первым и вторым входам ячеек 13, 15, 14, 16.
Работа предлагаемого логического процессора осуществляется следующим образом. На его первый,…, восьмой входы подаются соответственно двоичные сигналы х1, …, х8∈{0,1}. Тогда сигналы y1, …, y8 (см. фиг.1) будут определяться выражениями
где q∈{0,4};
есть символы операций ИЛИ, И. В представленной ниже таблице приведены значения сигналов на выходах предлагаемого процессора при всех возможных наборах значений сигналов y1, …, y8.
№ набора | y1 | y2 | y3 | y4 | y5 | y6 | y7 | y8 | z1 | z2 | z3 | z4 | z5 | z6 | z7 | z8 |
1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
2 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
3 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 |
4 | 1 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 1 | 1 | 1 | 0 | 0 | 0 | 0 | 0 |
5 | 1 | 1 | 1 | 1 | Q | 0 | 0 | 0 | 1 | 1 | 1 | 1 | 0 | 0 | 0 | 0 |
6 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
7 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 |
8 | 1 | 1 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 1 | 1 | 0 | 0 | 0 | 0 | 0 |
9 | 1 | 1 | 1 | 0 | 1 | 0 | 0 | 0 | 1 | 1 | 1 | 1 | 0 | 0 | 0 | 0 |
10 | 1 | 1 | 1 | 1 | 1 | 0 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 0 | 0 | 0 |
11 | 0 | 0 | 0 | 0 | 1 | 1 | 0 | 0 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 |
12 | 1 | 0 | 0 | 0 | 1 | 1 | 0 | 0 | 1 | 1 | 1 | 0 | 0 | 0 | 0 | 0 |
13 | 1 | 1 | 0 | 0 | 1 | 1 | 0 | 0 | 1 | 1 | 1 | 1 | 0 | 0 | 0 | 0 |
14 | 1 | 1 | 1 | 0 | 1 | 1 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 0 | 0 | 0 |
15 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 0 |
16 | 0 | 0 | 0 | 0 | 1 | 1 | 1 | 0 | 1 | 1 | 1 | 0 | 0 | 0 | 0 | 0 |
17 | 1 | 0 | 0 | 0 | 1 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 0 | 0 | 0 | 0 |
18 | 1 | 1 | 0 | 0 | 1 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 0 | 0 | 0 |
19 | 1 | 1 | 1 | 0 | 1 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 0 |
20 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 |
21 | 0 | 0 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 0 | 0 | 0 |
22 | 1 | 0 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 0 | 0 |
23 | 1 | 1 | 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 0 |
24 | 1 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 |
25 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 1 |
где xm1, …, xmr∈{x1, …, x8} (1≤m1<…<mr≤8);
есть количество неповторяющихся конъюнкций xm1…xmr, определяемое как число сочетаний из восьми по r. Следовательно, zr=τr, где τr, есть r-я. простая симметричная булевая функция восьми аргументов (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический процессор обладает более высоким по сравнению с прототипом быстродействием, так как реализует восемь простых симметричных булевых функций, зависящих от восьми аргументов - входных двоичных сигналов, за время, не превышающее 7Δtя, где Δtя - длительность задержки, вносимой вычислительной ячейкой.
Claims (1)
- Логический процессор, предназначенный для реализации восьми простых симметричных булевых функций, зависящих от восьми аргументов - входных двоичных сигналов, содержащий семь вычислительных ячеек, каждая из которых содержит элемент ИЛИ, подключенный первым, вторым входами и выходом соответственно к ее первому, второму входам и первому выходу, и элемент И, первый, второй входы и выход которого соединены соответственно с ее первым, вторым входами и вторым выходом, отличающийся тем, что в него дополнительно введены двенадцать аналогичных упомянутым вычислительных ячеек, причем первый, второй входы i-й
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2012131195/08A RU2491613C1 (ru) | 2012-07-20 | 2012-07-20 | Логический процессор |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2012131195/08A RU2491613C1 (ru) | 2012-07-20 | 2012-07-20 | Логический процессор |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2491613C1 true RU2491613C1 (ru) | 2013-08-27 |
Family
ID=49163922
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2012131195/08A RU2491613C1 (ru) | 2012-07-20 | 2012-07-20 | Логический процессор |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2491613C1 (ru) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2609744C1 (ru) * | 2015-10-05 | 2017-02-02 | Олег Александрович Козелков | Логический процессор |
RU2795382C1 (ru) * | 2022-05-30 | 2023-05-03 | Федеральное государственное казенное военное образовательное учреждение высшего образования "Краснодарское высшее военное авиационное училище летчиков имени Героя Советского Союза А.К. Серова" | Устройство реализации кубической операции "Дополнение" |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SU1108454A1 (ru) * | 1982-06-19 | 1984-08-15 | Ленинградский Институт Авиационного Приборостроения | Логический процессор |
RU2251142C2 (ru) * | 2003-06-16 | 2005-04-27 | Ульяновский государственный технический университет | Логический процессор |
RU2260205C1 (ru) * | 2004-05-11 | 2005-09-10 | Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Логический процессор |
RU2260837C1 (ru) * | 2004-04-09 | 2005-09-20 | Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Логический вычислитель |
US6954084B2 (en) * | 2002-02-11 | 2005-10-11 | Seiko Epson Corporation | Logic circuits using polycrystalline semiconductor thin film transistors |
-
2012
- 2012-07-20 RU RU2012131195/08A patent/RU2491613C1/ru not_active IP Right Cessation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SU1108454A1 (ru) * | 1982-06-19 | 1984-08-15 | Ленинградский Институт Авиационного Приборостроения | Логический процессор |
US6954084B2 (en) * | 2002-02-11 | 2005-10-11 | Seiko Epson Corporation | Logic circuits using polycrystalline semiconductor thin film transistors |
RU2251142C2 (ru) * | 2003-06-16 | 2005-04-27 | Ульяновский государственный технический университет | Логический процессор |
RU2260837C1 (ru) * | 2004-04-09 | 2005-09-20 | Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Логический вычислитель |
RU2260205C1 (ru) * | 2004-05-11 | 2005-09-10 | Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Логический процессор |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2609744C1 (ru) * | 2015-10-05 | 2017-02-02 | Олег Александрович Козелков | Логический процессор |
RU2795382C1 (ru) * | 2022-05-30 | 2023-05-03 | Федеральное государственное казенное военное образовательное учреждение высшего образования "Краснодарское высшее военное авиационное училище летчиков имени Героя Советского Союза А.К. Серова" | Устройство реализации кубической операции "Дополнение" |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2393527C2 (ru) | Логический преобразователь | |
RU2580801C1 (ru) | Мажоритарный модуль | |
RU2533079C1 (ru) | Мажоритарный модуль | |
RU2647639C1 (ru) | Логический преобразователь | |
RU2443009C1 (ru) | Логический преобразователь | |
RU2700554C1 (ru) | Мажоритарный модуль | |
RU2440601C1 (ru) | Логический преобразователь | |
RU2542895C1 (ru) | Логический преобразователь | |
RU2580799C1 (ru) | Логический преобразователь | |
RU2559708C1 (ru) | Логический преобразователь | |
RU2621281C1 (ru) | Логический преобразователь | |
RU2518669C1 (ru) | Логический преобразователь | |
RU2472209C1 (ru) | Логический модуль | |
RU2491613C1 (ru) | Логический процессор | |
RU2641454C2 (ru) | Логический преобразователь | |
RU2629451C1 (ru) | Логический преобразователь | |
RU2549151C1 (ru) | Логический преобразователь | |
RU2703675C1 (ru) | Логический преобразователь | |
RU2704735C1 (ru) | Пороговый модуль | |
RU2580798C1 (ru) | Логический преобразователь | |
RU2629452C1 (ru) | Логический преобразователь | |
RU2718209C1 (ru) | Логический модуль | |
RU2549158C1 (ru) | Логический преобразователь | |
RU2710872C1 (ru) | Параллельный счетчик единичных сигналов | |
RU2621376C1 (ru) | Логический модуль |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20140721 |