RU2630391C1

RU2630391C1 - Логический вычислитель

Info

Publication number: RU2630391C1
Application number: RU2016108167A
Authority: RU
Inventors: Дмитрий Васильевич Андреев
Priority date: 2016-03-09
Filing date: 2016-03-09
Publication date: 2017-09-07

Abstract

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др. Технический результат заключается в обеспечении однородности состава и упрощении реализации параллельного набора шести простых симметричных булевых функций, зависящих от параллельного набора шести аргументов - входных двоичных сигналов. Логический вычислитель содержит двадцать мажоритарных элементов (1₁, …, 1₂₀), за счет которых обеспечиваются однородность состава и реализация целевых функций без использования настроечных сигналов. 1 ил., 1 табл.

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические вычислители (см., например, фиг. 2 в описании изобретения к патенту РФ 2491613, кл. G06F 7/38, 2013 г.), которые реализуют параллельный набор двух простых симметричных булевых функций, зависящих от параллельного набора двух аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относятся, в частности, ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация параллельного набора шести простых симметричных булевых функций, зависящих от параллельного набора шести аргументов - входных двоичных сигналов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический вычислитель (патент РФ 2260837, кл. G06F 7/38, 2005 г.), который имеет шесть информационных входов, шесть выходов и реализует параллельный набор шести простых симметричных булевых функций, зависящих от параллельного набора шести аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся неоднородность состава и сложность реализации целевых функций, обусловленные соответственно тем, что прототип состоит из элементов пяти типов (регистра, элементов ИЛИ, элементов И, замыкающих и размыкающих ключей) и целевые функции воспроизводятся с помощью настроечных сигналов.

Техническим результатом изобретения является обеспечение однородности состава и упрощение реализации параллельного набора шести простых симметричных булевых функций, зависящих от параллельного набора шести аргументов - входных двоичных сигналов.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем шесть информационных входов, шесть выходов, особенность заключается в том, что в него введены двадцать мажоритарных элементов, выходы j-го

и r-го

мажоритарных элементов соединены соответственно с объединенными вторым входом (j+[j/3]+2)-го, первым входом (j+[j/3]+3)-го мажоритарных элементов и объединенными вторым входом (r+[r/10]+4)-го, первым входом (r+[r/10]+5)-го мажоритарных элементов, первый вход q-го (q∈{1,3,6,10,15}) и второй вход g-го (g∈{2,5,9,14,20}) мажоритарных элементов подключены соответственно к шине единичного и шине нулевого потенциалов, а третьи входы j-го, n-го

и двадцатого мажоритарных элементов соединены соответственно с ([j/3]+2)-ым, ([n/5]+3)-им и шестым информационными входами логического вычислителя, i-й

выход и первый информационный вход которого подключены соответственно к выходу (i+14)-го мажоритарного элемента и объединенным второму входу первого, первому входу второго мажоритарных элементов, при этом [] есть оператор выделения целой части.

На чертеже представлена схема предлагаемого логического вычислителя. Логический вычислитель содержит мажоритарные элементы l₁, …, l₂₀, причем выходы элементов 1_j

и 1_r

соединены соответственно с объединенными вторым входом элемента 1_j+[j/3]+2, первым входом элемента 1_j+[j/3]+3 и объединенными вторым входом элемента 1_r+[r/10]+4, первым входом элемента l_r+[r/10]+5, первый вход элемента 1_q (q∈{1,3,6,10,15}) и второй вход элемента l_g (g∈{2,5,9,14,20}) подключены соответственно к шине единичного и шине нулевого потенциалов, а третьи входы элементов 1_j, 1_n

и l₂₀ соединены соответственно с ([j/3]+2)-ым, ([j/5]+3)-им и шестым информационными входами логического вычислителя, i-й

выход и первый информационный вход которого подключены соответственно к выходу элемента 1_i+14 и объединенным второму входу элемента 1₁, первому входу элемента 1₂, при этом [] есть оператор выделения целой части.

Работа предлагаемого логического вычислителя осуществляется следующим образом. На его первый, …, шестой информационные входы подаются соответственно двоичные сигналы x₁, …, x₆∈{0,1}. На выходе мажоритарного элемента 1_m

имеем a_m1#a_m2#a_m3=a_m1a_m2∨a_m1a_m3∨a_m2a_m3, где a_m1, a_m2, a_m3 и #, ∨, ⋅ есть соответственно сигналы на его первом, втором, третьем входах и символы операций Maj, ИЛИ, И. Тогда сигналы

(см. чертеж) будут определяться выражениями

В представленной ниже таблице приведены значения сигналов на выходах предлагаемого вычислителя при всех возможных наборах значений сигналов

, x₅, x₆.

Таким образом, на i-ом

выходе предлагаемого вычислителя получим

где x_k1, …, x_ki∈{x₁, …, x₆}(1≤k1< … <ki≤6);

есть количество неповторяющихся конъюнкций x_k1…x_ki, определяемое как число сочетаний из 6 по i. Следовательно, z_i=τ_i, где τ_i есть i-я простая симметричная булева функция шести аргументов (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель имеет однородный состав и без использования настроечных сигналов реализует параллельный набор шести простых симметричных булевых функций, зависящих от параллельного набора шести аргументов - входных двоичных сигналов.

Claims

Логический вычислитель, предназначенный для реализации параллельного набора шести простых симметричных булевых функций, зависящих от параллельного набора шести аргументов - входных двоичных сигналов, содержащий шесть информационных входов, шесть выходов и отличающийся тем, что в него введены двадцать мажоритарных элементов, причем выходы j-го
и r-го
мажоритарных элементов соединены соответственно с объединенными вторым входом (j+[j/3]+2)-го, первым входом (j+[j/3]+3)-го мажоритарных элементов и объединенными вторым входом (r+[r/10]+4)-го, первым входом (r+[r/10]+5)-го мажоритарных элементов, первый вход q-го (q∈{1,3,6,10,15}) и второй вход g-го (g∈{2,5,9,14,20}) мажоритарных элементов подключены соответственно к шине единичного и шине нулевого потенциалов, а третьи входы j-го, n-го
и двадцатого мажоритарных элементов соединены соответственно с ([j/3]+2)-ым, ([n/5]+3)-им и шестым информационными входами логического вычислителя, i-й
выход и первый информационный вход которого подключены соответственно к выходу (i+14)-го мажоритарного элемента и объединенным второму входу первого, первому входу второго мажоритарных элементов, при этом [] есть оператор выделения целой части.