RU2504826C1

RU2504826C1 - Логический вычислитель

Info

Publication number: RU2504826C1
Application number: RU2012127998/08A
Authority: RU
Inventors: Дмитрий Васильевич Андреев
Priority date: 2012-07-03
Filing date: 2012-07-03
Publication date: 2014-01-20

Abstract

Изобретение относится к вычислительной технике и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат. Устройство содержит n D-триггеров, n элементов ИЛИ-НЕ, n размыкающих ключей и n замыкающих ключей. 2 ил., 1 табл.

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические вычислители (см., например, патент РФ 2248035, кл. G06F 7/38, 2005 г.), которые реализуют любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относится зависимость длительности такта вычисления от количества входных двоичных сигналов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический вычислитель (патент РФ 2336555, кл. G06F 7/57, 2008 г.), который содержит n D-триггеров, n элементов ИЛИ-НЕ, n замыкающих и n размыкающих ключей и реализует любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, при отсутствии зависимости между длительностью такта вычисления и количеством последних.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся большие аппаратурные затраты, обусловленные тем, что прототип дополнительно содержит n+1 резисторов.

Техническим результатом изобретения является уменьшение аппаратурных затрат при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n замыкающих, n размыкающих ключей, n D-триггеров и n элементов ИЛИ-НЕ, вторые входы которых объединены и образуют первый управляющий вход логического вычислителя, подключенного вторым управляющим и i-м

информационным входами соответственно к тактовому входу и входу данных i-го D-триггера, вход сброса и неинвертирующий выход которого соединены соответственно с выходом i-го элемента ИЛИ-НЕ и управляющим входом i-х размыкающего, замыкающего ключей, выходы которых объединены, а выход предыдущего размыкающего ключа соединен с входом последующего размыкающего ключа, особенность заключается в том, что входы i-х размыкающего, замыкающего ключей, вход первого и выход n-го размыкающих ключей соединены соответственно с первым входом i-го элемента ИЛИ-НЕ, неинвертирующим выходом i-го D-триггера, шиной нулевого потенциала и выходом логического вычислителя.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы управляющих сигналов.

Логический вычислитель содержит D-триггеры 1₁, …, 1_n, элементы ИЛИ-НЕ 2₁, …, 2_n, размыкающие ключи 3₁, …, 3_n и замыкающие ключи 4₁, …, 4_n, причем выход предыдущего размыкающего ключа соединен с входом последующего размыкающего ключа, выходы ключей 3_i и 4_i

объединены, а входы ключей 3_i, 3₁ и выход ключа 3_n соединены соответственно с первым входом элемента 2_i, шиной нулевого потенциала и выходом логического вычислителя, первый, второй управляющие и i-й информационный входы которого соединены соответственно со вторым входом элемента 2_i, тактовым входом и входом данных D-триггера 1_i, подсоединенного входом сброса и неинвертирующим выходом соответственно к выходу элемента 2_i и объединенным управляющему входу ключей 3_i, 4_i, входу ключа 4_i.

Работа предлагаемого логического вычислителя осуществляется следующим образом. На его первый, …, n-й информационные и первый, второй управляющие входы подаются соответственно двоичные сигналы х₁, …, х_n∈{0,1} и импульсные сигналы y₁, y₂∈{0,l} (фиг.2), причем период Т и длительность Δt^∗ импульса сигнала y₁ должны удовлетворять условиям Т>Δt и Δt^∗<Δt_ИЛИ-НЕ+Δt_Tp, где Δt=Δt_ИЛИ-НЕ+Δt_Tp+Δt_Кл, а Δt_ИЛИ-НЕ, Δt_Tp и Δt_Кл есть длительности задержек, вносимых элементом ИЛИ-НЕ, D-триггером и ключом. Ключ 4_i (

замкнут либо разомкнут, ключ 3_i разомкнут либо замкнут, когда на их управляющем входе присутствует соответственно логическая «1» либо логический «0». В представленной ниже таблице приведены значения сигнала, действующего на выходе предлагаемого логического вычислителя в момент времени t_j

, для всех возможных наборов значений входных сигналов х₁,…х_n при n=4.

x₁	х₂	x₃	x₄	Z
x₁	х₂	x₃	x₄	j=1	j=2	j=3	j=4
0	0	0	0	0	0	0	0
0	0	0	1	1	0	0	0
0	0	1	0	1	0	0	0
0	0	1	1	1	1	0	0
0	1	0	0	1	0	0	0
0	1	0	1	1	1	0	0
0	1	1	0	1	1	0	0
0	1	1	1	1	1	1	0
1	0	0	0	1	0	0	0
1	0	0	1	1	1	0	0
1	0	1	0	1	1	0	0
1	0	1	1	1	1	1	0
1	1	0	0	1	1	0	0
1	1	0	1	1	1	1	0
1	1	1	0	1	1	1	0
1	1	1	1	1	1	1	1

С учетом данных, приведенных в таблице, можно записать

где j есть номер момента времени t_j (фиг.2). Таким образом, на выходе предлагаемого логического вычислителя получим

Здесь τ₁, …, τ_n есть простые симметричные булевы функции (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974). При этом длительность такта вычисления не превышает Δt.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель реализует любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, при отсутствии зависимости между длительностью такта вычисления и количеством последних и имеет меньший по сравнению с прототипом аппаратурный состав. Дополнительным достоинством предлагаемого логического вычислителя является отсутствие имеющейся в прототипе функциональной связи с шиной единичного потенциала.

Claims

Логический вычислитель, предназначенный для реализации любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, содержащий n замыкающих, n размыкающих ключей, n D-триггеров и n элементов ИЛИ-НЕ, вторые входы которых объединены и образуют первый управляющий вход логического вычислителя, подключенного вторым управляющим и i-м
информационным входами соответственно к тактовому входу и входу данных i-го D-триггера, вход сброса и неинвертирующий выход которого соединены соответственно с выходом i-го элемента ИЛИ-НЕ и управляющим входом i-х размыкающего, замыкающего ключей, выходы которых объединены, а выход предыдущего размыкающего ключа соединен с входом последующего размыкающего ключа, отличающийся тем, что входы i-х размыкающего, замыкающего ключей, вход первого и выход n-го размыкающих ключей соединены соответственно с первым входом i-го элемента ИЛИ-НЕ, неинвертирующим выходом i-го D-триггера, шиной нулевого потенциала и выходом логического вычислителя.