RU2324219C1

RU2324219C1 - Логический вычислитель

Info

Publication number: RU2324219C1
Application number: RU2006144367/09A
Authority: RU
Inventors: Дмитрий Васильевич Андреев (RU); Дмитрий Васильевич Андреев
Priority date: 2006-12-12
Filing date: 2006-12-12
Publication date: 2008-05-10

Abstract

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является упрощение управления устройства за счет обеспечения реализации n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, с помощью меньшего количества импульсов управляющего сигнала. Устройство содержит n логических модулей, каждый из которых содержит элемент И, элемент ИЛИ, замыкающий и размыкающий ключи, D - триггер. 2 ил., 1 табл.

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические вычислители (см., например, фиг.1 в описании изобретения к патенту РФ 2257608, кл. G06F 7/38, 2005 г.), которые реализуют n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относится сложное управление, обусловленное тем, что для реализации n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, требуется n импульсов управляющего сигнала.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является, принятый за прототип логический вычислитель (фиг.1 в описании изобретения к патенту РФ 2282234, кл. G06F 7/57, 2006 г.), который содержит n логических модулей и реализует n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится сложное управление, обусловленное тем, что для реализации n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, требуется n импульсов управляющего сигнала.

Техническим результатом изобретения является упрощение управления за счет обеспечения реализации n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, с помощью меньшего количества импульсов управляющего сигнала.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n логических модулей, каждый из которых содержит элемент ИЛИ, подсоединенный первым, вторым входами и выходом соответственно к пятому, третьему входам и второму выходу логического модуля, элемент И, подключенный первым и вторым входами соответственно к второму и первому входам элемента ИЛИ, замыкающий и размыкающий ключи, объединенные выходами, и D-триггер, подсоединенный тактовым входом к второму входу логического модуля, третий вход и первый выход которого объединены, а первый и четвертый входы образованы соответственно входом управления замыкающего, размыкающего ключей и входом замыкающего ключа, второй выход каждого предыдущего логического модуля соединен с пятым входом последующего логического модуля, а пятый вход первого и второй выход n-го логических модулей подключены соответственно к шине нулевого потенциала и выходу. логического вычислителя, первый и второй управляющие входы которого образованы соответственно объединенными первыми и объединенными вторыми входами всех логических модулей, особенность заключается в том, что в каждом логическом модуле вход данных и неинвертирующий выход D-триггера соединены соответственно с выходом элемента И и входом размыкающего ключа, выход которого соединен с первым выходом логического модуля.

На фиг.1 и 2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы, поясняющие принцип его работы.

Логический вычислитель содержит n логических модулей 1₁, ..., 1_n. Каждый логический модуль содержит элемент И 2, элемент ИЛИ 3, замыкающий и размыкающий ключи 4 и 5, D-триггер 6, причем первый, второй входы и выход элемента 2 соединены соответственно с вторым, первым входами элемента 3 и входом данных D-триггера 6, неинвертирующий выход и тактовый вход которого соединены соответственно с входом ключа 5 и вторым входом логического модуля, подключенного первым, третьим, четвертым, пятым входами и вторым, первым выходами соответственно к входу управления ключей 4, 5, первому входу элемента 2, входу ключа 4, первому входу и выходу элемента 3, объединенным выходам ключей 4, 5. Первый выход каждого логического модуля соединен с его третьим входом, второй выход модуля

подключен к пятому входу модуля 1_k+1, а пятый вход модуля 1₁ и второй выход модуля 1_n соединены соответственно с шиной нулевого потенциала и выходом логического вычислителя, первый и второй управляющие входы которого образованы соответственно объединенными первыми и объединенными вторыми входами модулей 1₁, ..., 1_n.

Работа предлагаемого логического вычислителя осуществляется следующим образом. На четвертые входы логических модулей 1₁, ..., 1_n подаются соответственно двоичные сигналы x₁, ..., x_n∈{0,1}; на первый, второй управляющие входы логического вычислителя подаются соответственно импульсные сигналы у₁, у₂∈{0,1} (фиг.2), причем длительность Δt₁ импульса сигнала у₁ и период Т сигнала у₂ должны удовлетворять условиям Δt₁>Δt* и Т>Δt, где Δt*=Δt_Кл+nΔt_ИЛИ; Δt=Δt_Tp+nΔt_ИЛИ, а Δt_Кл, Δt_Tp и Δt_ИЛИ есть длительности задержек, вносимых ключом 4, D-триггером 6 и элементом 3. Если у₁=1 (у₁=0), то ключ 4 замкнут (разомкнут), а ключ 5 разомкнут (замкнут). Тогда сигналы на первом и втором выходах логического модуля

будут определяться соответственно рекуррентными выражениями

W_ij=V_ij∨W_(i-1)j,

где

есть номер момента времени t_j (фиг.2); W_0j=0. В представленной ниже таблице приведены значения указанных рекуррентных выражений при n=4.

V₁₁=x₁	V₂₁=x₂	V₃₁=x₃	V₄₁=x₄
W₁₁=х₁	W₂₁=x₁∨x₂	W₃₁=x₁∨x₂∨x₃	W₄₁=x₁∨x₂∨x₃∨x₄
V₁₂=0	V₂₂=x₁x₂	V₃₂=x₁x₃∨x₂x₃	V₄₂=x₁x₄∨x₂x₄∨x₃x₄
W₁₂=0	W₂₂=x₁x₂	W₃₂=x₁x₂∨x₁x₃∨x₂x₃	W₄₂=x₁x₂∨x₁x₃∨x₁x₄∨
			∨x₂x₃∨x₂x₄∨x₃x₄
V₁₃=0	V₂₃=0	V₃₃=x₁x₂x₃	V₄₃=x₁x₃x₄∨x₂x₃x₄∨x₁x₂x₄
W₁₃=0	W₂₃=0	W₃₃=x₁x₂x₃	V₄₃=x₁x₂x₃∨x₁x₂x₄∨x₂x₃x₄
V₁₄=0	V₂₄=0	V₃₄=0	V₄₄=x₁x₂x₃x₄
W₁₄=0	W₂₄=0	W₃₄=0	W₄₄=x₁x₂x₃x₄

Таким образом, на выходе предлагаемого логического вычислителя имеем

где τ₁, ..., τ_n есть простые симметричные булевы функции (см. стр.126 в кн.: Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974). При этом согласно фиг.2 для реализации функций τ₁, ..., τ_n потребовалось n-1 импульсов сигнала у₂.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель имеет более простое по сравнению с прототипом управление, так как реализует n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, с помощью на единицу меньшего количества импульсов управляющего сигнала.

Claims

Логический вычислитель, предназначенный для реализации n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, содержащий n логических модулей, каждый из которых содержит элемент ИЛИ, подсоединенный первым, вторым входами и выходом соответственно к пятому, третьему входам и второму выходу логического модуля, элемент И, подключенный первым и вторым входами соответственно к второму и первому входам элемента ИЛИ, замыкающий и размыкающий ключи, объединенные выходами, и D-триггер, подсоединенный тактовым входом к второму входу логического модуля, третий вход и первый выход которого объединены, а первый и четвертый входы образованы соответственно входом управления замыкающего, размыкающего ключей и входом замыкающего ключа, второй выход каждого предыдущего логического модуля соединен с пятым входом последующего логического модуля, а пятый вход первого и второй выход n-го логических модулей подключены соответственно к шине нулевого потенциала и выходу логического вычислителя, первый и второй управляющие входы которого образованы соответственно объединенными первыми и объединенными вторыми входами всех логических модулей, отличающийся тем, что в каждом логическом модуле вход данных и неинвертирующий выход D-триггера соединены соответственно с выходом элемента И и входом размыкающего ключа, выход которого соединен с первым выходом логического модуля.