RU2336555C1

RU2336555C1 - Логический вычислитель

Info

Publication number: RU2336555C1
Application number: RU2007110237/09A
Authority: RU
Inventors: Дмитрий Васильевич Андреев (RU); Дмитрий Васильевич Андреев
Priority date: 2007-03-20
Filing date: 2007-03-20
Publication date: 2008-10-20

Abstract

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является упрощение реализации простых симметричных булевых функций τ₁..., τ_n за счет исключения зависимости между временем, в течение которого аргументы этих функций (входные двоичные сигналы) не должны изменяться, и индексом реализуемой функции, а также исключение зависимости между длительностью такта вычисления и количеством входных двоичных сигналов. Устройство содержит n D-триггеров, n элементов ИЛИ-НЕ, n замыкающих ключей, n размыкающих ключей, n+1 резисторов. 2 ил., 1 табл.

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические вычислители (см., например, фиг.1 в описании изобретения к патенту РФ 2248036, кл. G06F 7/38, 2005 г.; фиг.1 в описании изобретения к патенту РФ 2257608, кл. G06F 7/38, 2005 г.), которые реализуют любую из n простых симметричных булевых функций τ₁,..., τ_n, зависящих от n аргументов - входных двоичных сигналов x₁,..., х_n∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относятся зависимость времени, в течение которого входные двоичные сигналы не должны изменяться, от индекса реализуемой функции и зависимость длительности такта вычисления от количества входных двоичных сигналов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический вычислитель (фиг.1 в описании изобретения к патенту РФ 2248035, кл. G06F 7/38, 2005 г.), который содержит n D-триггеров и реализует любую из n простых симметричных булевых функций τ₁,..., τ_n, зависящих от n аргументов - входных двоичных сигналов х₁,..., х_n∈{0,1}.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся зависимость времени, в течение которого входные двоичные сигналы не должны изменяться, от индекса реализуемой функции и зависимость длительности такта вычисления от количества входных двоичных сигналов.

Техническим результатом изобретения является упрощение реализации простых симметричных булевых функций τ₁,..., τ_n за счет исключения зависимости между временем, в течение которого аргументы этих функций (входные двоичные сигналы) не должны изменяться, и индексом реализуемой функции, а также исключение зависимости между длительностью такта вычисления и количеством входных двоичных сигналов.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n D-триггеров, тактовые входы которых объединены и образуют второй управляющий вход логического вычислителя, особенность заключается в том, что в него дополнительно введены n элементов ИЛИ-НЕ, n+1 резисторов, n замыкающих и n размыкающих ключей, причем первый вход и выход i-го (i=

) элемента ИЛИ-НЕ соединены соответственно с входом i-го замыкающего ключа и входом сброса i-го D-триггера, неинвертирующий выход и вход данных которого соединены соответственно с управляющим входом i-ых замыкающего, размыкающего ключей и i-ым информационным входом логического вычислителя, подключенного первым управляющим входом к второму входу i-го элемента ИЛИ-НЕ, первый вход которого соединен через i-й резистор с шиной единичного потенциала, выход i-го замыкающего ключа соединен с выходом i-го размыкающего ключа, выход предыдущего размыкающего ключа соединен с входом последующего размыкающего ключа, выход n-го размыкающего ключа соединен с шиной нулевого потенциала, а вход первого размыкающего ключа, подсоединенный через (n+1)-й резистор к шине единичного потенциала, образует выход логического вычислителя.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы управляющих сигналов.

Логический вычислитель содержит D-триггеры 1₁,..., 1_n, элементы ИЛИ-НЕ 2_i,..., 2_n, резисторы 3₁,..., 3_n+1, размыкающие ключи 4₁,..., 4_n и замыкающие ключи 5_i,...,5_n, причем первый вход и выход элемента 2_i (i=

) соединены соответственно с входом ключа 5_i, и входом сброса D-триггера 1_i, неинвертирующий выход и вход данных которого соединены соответственно с управляющим входом ключей 4_i, 5_i и i-ым информационным входом логического вычислителя, подключенного первым управляющим входом к второму входу элемента 2_i, первый вход которого соединен через резистор 3_iс шиной единичного потенциала, выход ключа 5_i соединен с выходом ключа 4_i, выход ключа 4_k (k=

) соединен с входом ключа 4_k+1, выход ключа 4_n соединен с шиной нулевого потенциала, а вход ключа 4₁, подсоединенный через резистор 3_n+1 к шине единичного потенциала, образует выход логического вычислителя, второй управляющий вход которого соединен с тактовым входом D-триггера 1_i.

Работа предлагаемого логического вычислителя осуществляется следующим образом. На его первый,..., n-ый информационные и первый, второй управляющие входы подаются соответственно двоичные сигналы х₁,..., х_n ∈ {0,1} и импульсные сигналы у₁, у₂∈{0,1} (фиг.2), причем период Т и длительность Δt^* импульса сигнала y₁ должны удовлетворять условиям T>Δt и Δt^*<Δt, где Δt=Δt_ИЛИ-НЕ+Δt_Тр+Δt_Кл, a Δt_ИЛИ-НЕ, Δt_Tp и Δt_Кл есть длительности задержек, вносимых элементом ИЛИ-НЕ, D-триггером и ключом. Ключ 5_i (i=

) замкнут либо разомкнут, ключ 4_i разомкнут либо замкнут, когда на их управляющем входе присутствует соответственно логическая «1» либо логический «0». В представленной ниже таблице приведены значения сигнала, действующего на выходе предлагаемого логического вычислителя в момент времени t_j (j=

), для всех возможных наборов значений входных сигналов х₁,...,х_n при n=4. С учетом данных, приведенных в таблице, можно записать

,

где j есть номер момента времени t_j (фиг.2). Таким образом, на выходе предлагаемого логического вычислителя получим

.

Здесь τ₁,..., τ_n есть простые симметричные булевы функции (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974). При этом время, в течение которого сигналы х₁,...,х_n (аргументы реализуемой функции τ_j) не должны изменяться, определяется длительностью переднего фронта импульса сигнала у₂, а длительность такта вычисления определяется выражением Δt=Δt_ИЛИ-НЕ+Δt_Тр+Δt_Кл. Отметим, что в прототипе указанные время и длительность такта вычисления определяются соответственно выражениями Δt_∑=(j-1)T+Δt и Δt=Δt_И+Δt_Tp+nΔt_ИЛИ, где Т и Δt_И, Δt_ИЛИ есть период управляющего сигнала и длительности задержек, вносимых элементами И, ИЛИ.

x₁	x₂	х₃	x₄	Z
x₁	x₂	х₃	x₄	j=1	j=2	j=3	j=4
0	0	0	0	0	0	0	0
0	0	0	1	1	0	0	0
0	0	1	0	1	0	0	0
0	0	1	1	1	1	0	0
0	1	0	0	1	0	0	0
0	1	0	1	1	1	0	0
0	1	1	0	1	1	0	0
0	1	1	1	1	1	1	0
1	0	0	0	1	0	0	0
1	0	0	1	1	1	0	0
1	0	1	0	1	1	0	0
1	0	1	1	1	1	1	0
1	1	0	0	1	1	0	0
1	1	0	1	1	1	1	0
1	1	1	0	1	1	1	0
1	1	1	1	1	1	1	1

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель выполняет более простую по сравнению с прототипом реализацию функций τ₁,..., τ_n, поскольку устранена зависимость между временем, в течение которого аргументы этих функций (входные двоичные сигналы) не должны изменяться, и индексом j∈{1,...,n} реализуемой функции. Кроме того, в предлагаемом логическом вычислителе отсутствует зависимость между длительностью такта вычисления и количеством n входных двоичных сигналов.

Claims

Логический вычислитель, предназначенный для реализации любой из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, содержащий n D-триггеров, тактовые входы которых объединены и образуют второй управляющий вход логического вычислителя, отличающийся тем, что в него дополнительно введены n элементов ИЛИ-НЕ, n+1 резисторов, n замыкающих и n размыкающих ключей, причем первый вход и выход i-го (i=
) элемента ИЛИ-НЕ соединены соответственно с входом i-го замыкающего ключа и входом сброса i-го D-триггера, неинвертирующий выход и вход данных которого соединены соответственно с управляющим входом i-х замыкающего, размыкающего ключей и i-м информационным входом логического вычислителя, подключенного первым управляющим входом к второму входу i-го элемента ИЛИ-НЕ, первый вход которого соединен через i-й резистор с шиной единичного потенциала, выход i-го замыкающего ключа соединен с выходом i-го размыкающего ключа, выход предыдущего размыкающего ключа соединен с входом последующего размыкающего ключа, выход n-го размыкающего ключа соединен с шиной нулевого потенциала, а вход первого размыкающего ключа, подсоединенный через (n+1)-й резистор к шине единичного потенциала, образует выход логического вычислителя.