RU2787334C1 - Компаратор двоичных чисел - Google Patents
Компаратор двоичных чисел Download PDFInfo
- Publication number
- RU2787334C1 RU2787334C1 RU2022107147A RU2022107147A RU2787334C1 RU 2787334 C1 RU2787334 C1 RU 2787334C1 RU 2022107147 A RU2022107147 A RU 2022107147A RU 2022107147 A RU2022107147 A RU 2022107147A RU 2787334 C1 RU2787334 C1 RU 2787334C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- binary number
- number comparator
- inputs
- Prior art date
Links
- RONWGALEIBILOG-VMJVVOMYSA-N quinine sulfate Chemical compound [H+].[H+].[O-]S([O-])(=O)=O.C([C@H]([C@H](C1)C=C)C2)C[N@@]1[C@@H]2[C@H](O)C1=CC=NC2=CC=C(OC)C=C21.C([C@H]([C@H](C1)C=C)C2)C[N@@]1[C@@H]2[C@H](O)C1=CC=NC2=CC=C(OC)C=C21 RONWGALEIBILOG-VMJVVOMYSA-N 0.000 abstract description 5
- 239000000126 substance Substances 0.000 abstract 1
- 230000001934 delay Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000306 recurrent Effects 0.000 description 1
- 230000001360 synchronised Effects 0.000 description 1
Images
Abstract
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики и функциональных узлов систем управления. Технический результат заключается в упрощении схемы компаратора двоичных чисел за счет уменьшения цены по Квайну комбинационной части компаратора двоичных чисел при сохранении функциональных возможностей и логического операционного базиса. Компаратор двоичных чисел содержит элемент И и D-триггер, причем вход сброса, тактовый вход и вход данных D-триггера подключены соответственно к первому, второму управляющим входам и выходу компаратора двоичных чисел, первый информационный вход которого соединен с первым входом элемента И, три элемента ИЛИ-НЕ, первый, второй входы и выход первого элемента ИЛИ-НЕ подключены соответственно к первому, второму входам элемента И и второму входу второго элемента ИЛИ-НЕ, а второй вход и выход элемента И соединены соответственно с инвертирующим выходом D-триггера и вторым входом третьего элемента ИЛИ-НЕ, подключенного первым входом и выходом соответственно к выходу второго элемента ИЛИ-НЕ и выходу компаратора двоичных чисел, второй информационный вход которого соединен с первым входом второго элемента ИЛИ-НЕ. 2 ил., 1 табл.
Description
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известны компараторы двоичных чисел (см., например, патент РФ 2393526, кл. G06F7/02, 2010г.), построенные на основе булевого операционного базиса (на основе логических операций И, ИЛИ, НЕ) и формирующие признак соотношения , где есть n-разрядные двоичные числа, задаваемые двоичными сигналами.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных компараторов двоичных чисел, относится схемная сложность, обусловленная тем, что цена по Квайну комбинационной части, в частности, упомянутого аналога равна 14.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип компаратор двоичных чисел (патент РФ 2330322, кл. G06F7/00, 2008г.), который содержит D-триггер, элемент И и формирует признак соотношения , где есть n-разрядные двоичные числа, задаваемые двоичными сигналами. При этом прототип построен на основе булевого операционного базиса.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится схемная сложность, обусловленная тем, что цена по Квайну его комбинационной части равна 9.
Техническим результатом изобретения является схемное упрощение за счет уменьшения цены по Квайну комбинационной части компаратора двоичных чисел при сохранении функциональных возможностей и логического операционного базиса прототипа.
Указанный технический результат при осуществлении изобретения достигается тем, что в компараторе двоичных чисел, содержащем элемент И и D-триггер, вход сброса, тактовый вход и вход данных D-триггера подключены соответственно к первому, второму управляющим входам и выходу компаратора двоичных чисел, первый информационный вход которого соединен с первым входом элемента И, особенность заключается в том, что в него дополнительно введены три элемента ИЛИ-НЕ, первый, второй входы и выход первого элемента ИЛИ-НЕ подключены соответственно к первому, второму входам элемента И и второму входу второго элемента ИЛИ-НЕ, а второй вход и выход элемента И соединены соответственно с инвертирующим выходом D-триггера и вторым входом третьего элемента ИЛИ-НЕ, подключенного первым входом и выходом соответственно к выходу второго элемента ИЛИ-НЕ и выходу компаратора двоичных чисел, второй информационный вход которого соединен с первым входом второго элемента ИЛИ-НЕ.
На фиг.1 и фиг.2 представлены соответственно схема предлагаемого компаратора двоичных чисел и временные диаграммы, поясняющие принцип его работы.
Компаратор двоичных чисел содержит D-триггер 1, элементы ИЛИ-НЕ 21, 22, 23, элемент И 3, причем первый, второй входы и выход элемента 21 соединены соответственно с первым, вторым входами элемента 3 и вторым входом элемента 22, инвертирующий выход D-триггера 1, подключенного входом данных к выходу элемента 23, и выходы элементов 22, 3 соединены соответственно с вторым входом элемента 3 и первым, вторым входами элемента 23, а первые входы элементов 21, 22 и выход элемента 23 подключены соответственно к первому, второму информационным входам и выходу компаратора двоичных чисел, первый и второй управляющие входы которого соединены соответственно с входом сброса и тактовым входом D-триггера 1.
Работа предлагаемого компаратора двоичных чисел осуществляется следующим образом. На его первый, второй управляющие входы подаются соответственно импульсные сигналы (фиг.2), причем период T сигнала должен удовлетворять условию , где , а и есть длительности задержек, вносимых D-триггером и элементом ИЛИ-НЕ. Синхронно с передним фронтом импульса сигнала , передними фронтами первого,…,()-го импульсов сигнала на первый и второй информационные входы предлагаемого компаратора последовательно подаются двоичные сигналы и соответственно (фиг.2), которые задают подлежащие сравнению n-разрядные двоичные числа и (, задают значения старших, а , - младших разрядов). Тогда сигнал на выходе предлагаемого компаратора будет определяться рекуррентным выражением
где есть номер момента времени (фиг.2); ⋅, - есть символы логических операций И, ИЛИ, НЕ; . В представленной ниже таблице приведены значения реализуемой выражением (1) функции на всех возможных наборах значений ее аргументов.
Анализ данных, приведенных в таблице, позволяет заключить, что: 1) если или и , то ; 2) если или и , то . Таким образом, при на выходе предлагаемого компаратора получим
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый компаратор двоичных чисел построен на основе булевого операционного базиса и формирует признак соотношения , где есть n-разрядные двоичные числа, задаваемые двоичными сигналами, при этом схема предлагаемого компаратора двоичных чисел проще чем у прототипа, поскольку цена по Квайну комбинационной части предлагаемого компаратора равна 8.
Claims (1)
- Компаратор двоичных чисел, содержащий элемент И и D-триггер, причем вход сброса, тактовый вход и вход данных D-триггера подключены соответственно к первому, второму управляющим входам и выходу компаратора двоичных чисел, первый информационный вход которого соединен с первым входом элемента И, отличающийся тем, что в него дополнительно введены три элемента ИЛИ-НЕ, первый, второй входы и выход первого элемента ИЛИ-НЕ подключены соответственно к первому, второму входам элемента И и второму входу второго элемента ИЛИ-НЕ, а второй вход и выход элемента И соединены соответственно с инвертирующим выходом D-триггера и вторым входом третьего элемента ИЛИ-НЕ, подключенного первым входом и выходом соответственно к выходу второго элемента ИЛИ-НЕ и выходу компаратора двоичных чисел, второй информационный вход которого соединен с первым входом второго элемента ИЛИ-НЕ.
Publications (1)
Publication Number | Publication Date |
---|---|
RU2787334C1 true RU2787334C1 (ru) | 2023-01-09 |
Family
ID=
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3479644A (en) * | 1966-11-29 | 1969-11-18 | Us Air Force | Binary number comparator circuit |
US20030023654A1 (en) * | 2001-06-22 | 2003-01-30 | Luigi Pascucci | Binary-number comparator |
KR101081327B1 (ko) * | 2009-04-28 | 2011-11-09 | 한국과학기술원 | 이진 숫자 비교기 |
RU2649296C1 (ru) * | 2017-04-04 | 2018-03-30 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Компаратор двоичных чисел |
RU2757832C1 (ru) * | 2020-10-28 | 2021-10-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Компаратор двоичных чисел |
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3479644A (en) * | 1966-11-29 | 1969-11-18 | Us Air Force | Binary number comparator circuit |
US20030023654A1 (en) * | 2001-06-22 | 2003-01-30 | Luigi Pascucci | Binary-number comparator |
KR101081327B1 (ko) * | 2009-04-28 | 2011-11-09 | 한국과학기술원 | 이진 숫자 비교기 |
RU2649296C1 (ru) * | 2017-04-04 | 2018-03-30 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Компаратор двоичных чисел |
RU2757832C1 (ru) * | 2020-10-28 | 2021-10-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Компаратор двоичных чисел |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE60009856D1 (de) | Umkonfigurierbare integrierte schaltung mit eingebautem fehlersuchsystem für ein simulationssystem | |
RU2595960C1 (ru) | Импульсный селектор | |
RU2787334C1 (ru) | Компаратор двоичных чисел | |
US20180145689A1 (en) | Glitch free asynchrnous clock multiplexer | |
RU2580799C1 (ru) | Логический преобразователь | |
RU2629451C1 (ru) | Логический преобразователь | |
RU2641446C2 (ru) | Логический вычислитель | |
RU2420789C1 (ru) | Устройство сравнения двоичных чисел | |
RU2282234C1 (ru) | Логический вычислитель | |
RU2809206C1 (ru) | Пороговый модуль для реализации пороговой функции с единичными весами аргументов и порогом три | |
RU2791455C1 (ru) | Компаратор двоичных чисел | |
RU2809190C1 (ru) | Пороговый модуль | |
RU2445679C1 (ru) | Логический вычислитель | |
RU2676886C1 (ru) | Ранговый фильтр | |
RU2479023C1 (ru) | Импульсный селектор | |
RU2809477C1 (ru) | Пороговый модуль для реализации пороговой функции с единичными весами аргументов и порогом три | |
RU2353967C1 (ru) | Логический вычислитель | |
RU2294558C1 (ru) | Логический вычислитель | |
RU2335797C1 (ru) | Логический вычислитель | |
RU2626347C1 (ru) | Мажоритарный модуль для отказоустойчивых систем | |
RU2790010C1 (ru) | Устройство селекции меньшего из двоичных чисел | |
RU2227931C1 (ru) | Логический вычислитель | |
KR940008248A (ko) | 리세트회로 | |
RU2778678C1 (ru) | Логический модуль | |
RU2758800C1 (ru) | Пороговый модуль |