RU2262734C1 - Логический вычислитель - Google Patents

Abstract

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения параллельной реализации n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов. Устройство содержит n логических модулей, каждый из которых содержит два элемента И, элемент ИЛИ и два D-триггера. 1 табл., 2 ил.

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические вычислители (см., например, фиг.1 в описании изобретения к патенту РФ 2124754, кл. G 06 G 7/52, 1999 г.), которые могут быть использованы для реализации любой из трех простых симметричных булевых функций, зависящих от трех аргументов - входных двоичных сигналов

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических вычислителей, относится ограниченные функциональные возможности, обусловленные тем, что не выполняется параллельная реализация n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический вычислитель (фиг.1 в описании изобретения к патенту РФ 2227931, кл. G 06 F 7/00, 2004 г.), который содержит n логических модулей и реализует любую из n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится ограниченные функциональные возможности, обусловленные тем, что не выполняется параллельная реализация n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения параллельной реализации n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом вычислителе, содержащем n логических модулей, каждый из которых содержит два элемента И, элемент ИЛИ и два D-триггера, в каждом логическом модуле выход первого элемента И соединен с первым входом второго элемента И и вторым входом элемента ИЛИ, подключенного первым входом к второму входу второго элемента И и пятому входу логического модуля, третий вход и первый выход которого объединены, четвертый вход подключен к второму входу первого элемента И, а первый и второй входы образованы соответственно объединенными входами установки и объединенными тактовыми входами D-триггеров, пятый вход каждого последующего логического модуля соединен с вторым выходом предыдущего логического модуля, а пятый вход первого логического модуля подключен к шине нулевого потенциала, первые входы всех логических модулей объединены и образуют первый управляющий вход логического вычислителя, подключенного вторым управляющим входом к объединенным вторым входам всех логических модулей, особенность заключается в том, что в каждом логическом модуле неинвертирующий выход и вход данных первого D-триггера соединены соответственно с первым входом первого элемента И и третьим входом логического модуля, первый, второй, третий выходы и шестой вход которого образованы соответственно выходом второго элемента И, выходом элемента ИЛИ, неинвертирующим выходом и входом данных второго D-триггера, шестой вход каждого предыдущего логического модуля соединен с третьим выходом последующего логического модуля, а шестой вход n-го логического модуля подключен к его второму выходу, третий выход i-го

логического модуля является i-ым выходом логического вычислителя.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого логического вычислителя и временные диаграммы сигналов настройки.

Логический вычислитель содержит логические модули 1₁,...,1_n. Каждый логический модуль содержит два элемента И 2₁ и 2₂, элемент ИЛИ 3, два D-триггера 4₁ и 4₂, причем вход данных и неинвертирующий выход D-триггера 4₁ соединены соответственно с третьим входом логического модуля и первым входом элемента 2₁, подключенного вторым входом и выходом соответственно к четвертому входу логического модуля и объединенным первому входу элемента 2₂, второму входу элемента 3, первый вход которого соединен с вторым входом элемента 2₂ и пятым входом логического модуля, подключенного первым, вторым, третьим выходами и шестым входом соответственно к выходу элемента 2₂, выходу элемента 3, неинвертирующему выходу и входу данных D-триггера 4₂, вход установки и тактовый вход которого соединены соответственно с входом установки и тактовым входом D-триггера 4₁ и образуют соответственно первый и второй входы логического модуля. Первый выход каждого логического модуля соединен с его третьим входом, второй выход и шестой вход каждого предыдущего логического модуля подключены соответственно к пятому входу и третьему выходу последующего логического модуля, а пятый вход модуля 1₁ и шестой вход модуля 1_n соединены соответственно с шиной нулевого потенциала и вторым выходом модуля 1_n, первые входы всех логических модулей объединены и образуют первый управляющий вход логического вычислителя, подключенного i-ым

выходом и вторым управляющим входом соответственно к третьему выходу модуля 1_i и объединенным вторым входам всех логических модулей.

Работа предлагаемого логического вычислителя осуществляется следующим образом. На четвертые входы логических модулей 1₁,...,1_n подаются соответственно двоичные сигналы

; на первый, второй управляющие входы логического вычислителя подаются соответственно импульсные сигналы

(фиг.2). Тогда сигналы на первом, втором, третьем выходах логического модуля 1_i

будут определяться рекуррентными выражениями

где

и q=j есть номера моментов времени t_j и

(фиг.2), Δt₄ - длительность задержки, вносимой D-триггером 4₂;

; W_0j=0;

Период T сигнала y₂ должен удовлетворять условию

, где Δt₁, Δt₂ и Δt₃ есть длительности задержек, вносимых соответственно D-триггером 4₁, элементами 2₁ и 3. Поскольку согласно (1.1) имеем

то с учетом (1.2) получим

В представленной ниже таблице приведены значения выражений (2) и (1.3) при n=4.

Таким образом, на первом, втором,..., n-ом выходах предлагаемого логического вычислителя при q=n соответственно имеем

где τ₁,...,τ_n есть простые симметричные булевы функции (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический вычислитель обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает параллельную реализацию n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов.

Claims (1)

1. Логический вычислитель, предназначенный для параллельной реализации n простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, содержащий n логических модулей, каждый из которых содержит два элемента И, элемент ИЛИ и два D-триггера, в каждом логическом модуле выход первого элемента И соединен с первым входом второго элемента И и вторым входом элемента ИЛИ, подключенного первым входом к второму входу второго элемента И и пятому входу логического модуля, третий вход и первый выход которого объединены, четвертый вход подключен к второму входу первого элемента И, а первый и второй входы образованы соответственно объединенными входами установки и объединенными тактовыми входами D-триггеров, пятый вход каждого последующего логического модуля соединен с вторым выходом предыдущего логического модуля, а пятый вход первого логического модуля подключен к шине нулевого потенциала, первые входы всех логических модулей объединены и образуют первый управляющий вход логического вычислителя, подключенного вторым управляющим входом к объединенным вторым входам всех логических модулей, отличающийся тем, что в каждом логическом модуле неинвертирующий выход и вход данных первого D-триггера соединены соответственно с первым входом первого элемента И и третьим входом логического модуля, первый, второй, третий выходы и шестой вход которого образованы соответственно выходом второго элемента И, выходом элемента ИЛИ, неинвертирующим выходом и входом данных второго D-триггера, шестой вход каждого предыдущего логического модуля соединен с третьим выходом последующего логического модуля, а шестой вход n-го логического модуля подключен к его второму выходу, третий выход i-го (

   

   ) логического модуля является i-ым выходом логического вычислителя.

Images