RU2199774C1

RU2199774C1 - Programmable device for controlling electric drives, electronic switches, and signaling facilities

Info

Publication number: RU2199774C1
Application number: RU2001117999A
Authority: RU
Inventors: С.С. Курапов; Б.Г. Терехин; Н.Б. Терехина
Original assignee: Курапов Сергей Семенович
Priority date: 2001-07-03
Filing date: 2001-07-03
Publication date: 2003-02-27

Abstract

FIELD: automatic process control systems and production processes. SUBSTANCE: device has input unit, random-access memory unit, synchronizing unit, software unit, interrupt unit, switching-and- computing unit; novelty is that switching-and-computing unit is provided in addition with second memory location, complementing flip-flop, fifth and sixth AND gates, second OR gate, and AND-OR gate made in the form of 2-2-2AND-3OR gate, and also that decoder is provided with fifth output. EFFECT: enhanced speed, facilitated programming process. 9 dwg

Description

Устройство относится к средствам управления и может применятся при автоматизации в технологических процессах и в производстве. The device relates to controls and can be used in automation in technological processes and in production.

Известно устройство, содержащее входной и выходной блоки, блок оперативной памяти, блок синхронизации, адресные и командные шины, генератор импульсов, программный блок, блок коммутации и вычисления, содержащий трехвходовой дешифратор, три двухвходовых элемента И, элемент ИЛИ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и управляемую ячейку памяти с соответствующими связями [1]. A device is known that contains input and output blocks, a RAM block, a synchronization block, address and command buses, a pulse generator, a program block, a switching and computing unit containing a three-input decoder, three two-input AND elements, an OR element, an EXCLUSIVE OR element, and a controlled cell memory with corresponding links [1].

К недостаткам этого устройства можно отнести относительно низкое быстродействие при обработке двоичной кодовой информации. The disadvantages of this device include the relatively low performance when processing binary code information.

Наиболее близким по технической сущности является устройство, содержащее входной и выходной блоки, блок оперативной памяти, блок синхронизации, программный блок, командные и адресные шины, блок прерывания, коммутационно-вычислительный блок, состоящий из трехвходового дешифратора, элемента 2-2И-2ИЛИ, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, четырех элементов И, ячейки памяти с прямым и инверсным выходами, элемента ИЛИ и элемента НЕ с соответствующими связями [2]. The closest in technical essence is a device containing input and output blocks, a RAM block, a synchronization block, a program block, command and address buses, an interrupt block, a switching and computing unit consisting of a three-input decoder, a 2-2I-2OR element, an element EXCLUSIVE OR, four AND elements, a memory cell with direct and inverse outputs, an OR element and an NOT element with corresponding connections [2].

К недостаткам этого устройства можно отнести относительно низкое быстродействие, большой объем ячеек памяти в программном блоке, трудоемкое программирование, что связано с большим количеством тактов, необходимых при организации сложения двоичных чисел. The disadvantages of this device include a relatively low speed, a large amount of memory cells in the program unit, time-consuming programming, which is associated with a large number of clock cycles required when organizing the addition of binary numbers.

Целью предлагаемого изобретения является повышение быстродействия устройства, упрощение процесса программирования и уменьшение числа ячеек памяти в программном блоке. The aim of the invention is to increase the speed of the device, simplifying the programming process and reducing the number of memory cells in the program unit.

Для этого в программируемое устройство для управления электроприводами, электронными ключами и сигнализацией, содержащее входной блок, блок оперативной памяти, блок синхронизации, блок программ, блок прерывания, коммутационно-вычислительный блок, содержащий дешифратор, логический элемент И-ИЛИ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый, второй, третий и четвертый элементы И, элемент ИЛИ, элемент НЕ и первую ячейку памяти, причем первые входы логического элемента И-ИЛИ соединены соответственно с первым и вторыми выходами дешифратора, а вторые входы подключены соответственно к выходу входного блока, соединенного первой и второй группами входов соответственно с группой информационных выходов объекта управления и с адресными шинами блока программ, и к выходу блока оперативной памяти, выход логического элемента И-ИЛИ подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с соответствующим выходом блока программ, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым входом первого элемента И, подключенного вторым входом к первому выходу блока синхронизации, соединенного вторым выходом с блоком прерывания, с первыми управляющими входами блока оперативной памяти и выходного блока, группа входов которых соединена с группой адресных шин блока программ, а информационные входы объединены и связаны с прямым выходом первой ячейки памяти, третий выход блока синхронизации соединен со счетным входом блока программ, третий и четвертый выходы дешифратора связаны соответственно со вторыми управляющими входами блока оперативной памяти и выходного блока, управляющий вход первой ячейки памяти соединен с выходом первого элемента И, ее информационный вход связан с выходом элемента ИЛИ, первый вход которого соединен с выходом второго элемента И, входы которого связаны с выходом элемента НЕ и с выходом программного блока, вход элемента НЕ подключен к выходу блока прерывания, второму входу третьего элемента И и первому входу четвертого элемента И, второй вход которого соединен с инверсным выходом ячейки памяти, а выход - со вторым входом элемента ИЛИ, прямой выход первой ячейки памяти связан с третьим входом третьего элемента И, выходы выходного блока соединены с электроприводами, электронными ключами и сигнализацией, четвертый вход третьего элемента И подключен к третьему выходу блока синхронизации, а выход третьего элемента И соединен с соответствующим входом блока прерывания, соединенного входами с определенными выходами блока программ, входы дешифратора соединены с выходами блока прерывания определенным образом, в коммутационно-вычислительный блок введены счетный триггер, вторая ячейка памяти, пятый и шестой элементы И, второй элемент ИЛИ. To do this, in a programmable device for controlling electric drives, electronic keys and signaling, containing an input unit, a RAM unit, a synchronization unit, a program unit, an interrupt unit, a switching and computing unit containing a decoder, an AND-OR logic element, an EXCLUSIVE OR element, the first , the second, third and fourth AND elements, the OR element, the NOT element and the first memory cell, the first inputs of the AND-OR logic element being connected respectively to the first and second outputs of the decoder, and the second input connected respectively to the output of the input block connected by the first and second groups of inputs, respectively, to the group of information outputs of the control object and address buses of the program block, and to the output of the random access memory block, the output of the AND-OR logic element is connected to the first input of the EXCLUSIVE OR element, the second input which is connected to the corresponding output of the program block, the output of the EXCLUSIVE OR element is connected to the first input of the first AND element connected by the second input to the first output of the synchronization block, with a single second output with an interrupt block, with the first control inputs of the RAM block and the output block, the group of inputs of which is connected to the group of address buses of the program block, and the information inputs are combined and connected to the direct output of the first memory cell, the third output of the synchronization block is connected to the counting input of the program block, the third and fourth outputs of the decoder are connected respectively to the second control inputs of the RAM block and the output block, the control input of the first memory cell is connected to the output of the first AND element, its information input is connected to the output of the OR element, the first input of which is connected to the output of the second AND element, the inputs of which are connected to the output of the NOT element and the output of the program block, the input of the element is NOT connected to the output of the interrupt block, the second input of the third element And the first input of the fourth AND element, the second input of which is connected to the inverse output of the memory cell, and the output is connected to the second input of the OR element, the direct output of the first memory cell is connected to the third input of the third AND element, the outputs of the output of the unit are connected to electric drives, electronic keys and alarm, the fourth input of the third element And is connected to the third output of the synchronization unit, and the output of the third element And is connected to the corresponding input of the interrupt unit, connected by the inputs to the specific outputs of the program block, the inputs of the decoder are connected to the outputs of the interrupt unit by the Thus, a counting trigger, a second memory cell, fifth and sixth AND elements, and a second OR element are introduced into the switching and computing unit.

При этом элемент И-ИЛИ выполнен в виде элемента 2-2-2И-3ИЛИ, а дешифратор снабжен пятым выходом, соответствующий вход элемента 2-2-2И-3ИЛИ подключен к пятому выходу дешифратора, прямой выход первой ячейки памяти связан со счетным входом счетного триггера, вход сброса в нуль которого соединен с выходом пятого элемента И, а выход подключен к информационному входу второй ячейки памяти, ее управляющий вход соединен с выходом шестого элемента И, а выход - с элементом 2-2-2И-3ИЛИ, первые входы пятого и шестого элементов И соединены с третьим и вторым выходами блока синхронизации, а вторые входы пятого и шестого элементов И объединены с выходом второго элемента ИЛИ, входы которого подключены к третьему и четвертому выходам дешифратора. In this case, the AND-OR element is made in the form of an element 2-2-2I-3 OR, and the decoder is equipped with a fifth output, the corresponding input of element 2-2-2I-3 OR is connected to the fifth output of the decoder, the direct output of the first memory cell is connected to the counting input of the counting a trigger, the reset input to zero of which is connected to the output of the fifth AND element, and the output is connected to the information input of the second memory cell, its control input is connected to the output of the sixth AND element, and the output to the 2-2-2I-3 OR element, the first inputs of the fifth and the sixth element And are connected to the third and second output synchronization unit, and the second inputs of the fifth and sixth AND elements are combined with the output of the second OR element, the inputs of which are connected to the third and fourth outputs of the decoder.

Предлагаемое устройство поясняется фиг.1. The proposed device is illustrated in figure 1.

Устройство состоит из входного блока 1, соответствующие входы которого подключены к первичным дискретным датчикам (задатчикам), которые на чертеже не показаны и с которых поступают сигналы Х₁...Х_m к адресным шинам, а выход соединен с коммутационно-вычислительным блоком (КВБ) 2, содержащим дешифратор 3, первым, пятым и вторым выходами соединенный с соответствующими входами элемента 2-2-2И-3ИЛИ 4, выход которого через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5 и первый элемент И 6 подключен к управляющему входу первой ячейки памяти 7, информационный вход которой соединен с выходом элемента ИЛИ 8, первый вход которого связан с выходом второго элемента И 9, вход последнего подключен к выходу элемента НЕ 10, вход которого соединен с входом четвертого элемента И 11 и вторым входом третьего элемента И 12, третий вход последнего связан со счетным входом счетного триггера 13, выход которого соединен с информационным входом второй ячейки памяти 14, ее вход связан с выходом шестого элемента И 15, один из входов которого подключен к выходу второго элемента ИЛИ 16 и к входу пятого элемента И 17, другой вход последнего соединен с третьим выходом блока синхронизации 18, связанного вторым выходом с соответствующими входами выходного блока 19, блока оперативной памяти 20 и блока прерывания 21, подключенного своими входами и выходами к блоку программ 22.The device consists of an input unit 1, the corresponding inputs of which are connected to primary discrete sensors (setters), which are not shown in the drawing and from which signals X ₁ ... X _m are sent to the address buses, and the output is connected to a switching and computing unit (CVB) ) 2, containing the decoder 3, the first, fifth and second outputs connected to the corresponding inputs of the element 2-2-2I-3 OR 4, the output of which through the element EXCLUSIVE OR 5 and the first element And 6 is connected to the control input of the first memory cell 7, the information input which with is single with the output of the OR element 8, the first input of which is connected to the output of the second AND element 9, the input of the latter is connected to the output of the element NOT 10, the input of which is connected to the input of the fourth element And 11 and the second input of the third element And 12, the third input of the last is connected with the counting the input of the counting trigger 13, the output of which is connected to the information input of the second memory cell 14, its input is connected to the output of the sixth element And 15, one of the inputs of which is connected to the output of the second element OR 16 and to the input of the fifth element And 17, the other input of the last connection inen with the third output of the synchronization block 18, connected by the second output with the corresponding inputs of the output block 19, the RAM block 20 and the interrupt block 21, connected by its inputs and outputs to the program block 22.

C₁...C₆, С_j+1 - командные шины с выходов программного блока 22.C ₁ ... C ₆ , C _{j + 1} - command buses from the outputs of program block 22.

С₇. . . С_j - адресные шины с выходов программного блока 22, сигналы на которых принимают значения "1" или "0" и определяют адреса операндов Х₁...Х_m входного блока 1 и ячеек памяти в блоках 19 и 20.C ₇ . . . C _j - address buses from the outputs of the program unit 22, the signals on which take the values "1" or "0" and determine the addresses of the operands X ₁ ... X _{m of the} input block 1 and memory cells in blocks 19 and 20.

а₁, а'₁...а_n, а'_n - сигналы, устанавливающие счетные триггеры в блоке 22 в состояние внеочередного такта, имеют значение "0", "1".and ₁ , a ' ₁ ... a _n , a' _n - signals that set the counting triggers in block 22 to the state of an extraordinary cycle, have the value "0", "1".

Х₁. . . Х_m - дискретные сигналы от датчиков (задатчиков), т.е. кнопок, тумблеров, путевых выключателей, аналого-цифровых преобразователей и т.д.X ₁ . . . X _m - discrete signals from sensors (setters), i.e. buttons, toggle switches, limit switches, analog-to-digital converters, etc.

В качестве первой ячейки памяти 7 можно использовать стандартный двухступенчатый D-триггер, срабатывающий по заднему фронту импульса. As the first memory cell 7, you can use the standard two-stage D-trigger that fires on the trailing edge of the pulse.

В качестве триггера 13 можно использовать счетный триггер, срабатывающий по заднему фронту импульса и имеющий вход сброса в "0". As a trigger 13, you can use a counting trigger that fires on the trailing edge of the pulse and has a reset input in "0".

В качестве второй ячейки памяти 14 можно использовать D-триггер. As the second memory cell 14, you can use the D-trigger.

Входной блок 1 (фиг.2) содержит элементы И 23, связанные первыми входами с сигналами датчиков Х₁...Х_m, а выходами через элемент ИЛИ 24 соединенные с блоком 2, вторые входы элементов И 23 подключены к выходам дешифратора 25, входы которого соединены адресными шинами с блоком программ 22. В соответствии с сигналами С₇...С_j переменные Х₁...Х_m поочередно считываются и подаются на вход блока 2.The input unit 1 (figure 2) contains the elements And 23 connected by the first inputs to the signals of the sensors X ₁ ... X _m , and the outputs through the element OR 24 connected to the block 2, the second inputs of the elements And 23 are connected to the outputs of the decoder 25, the inputs which are connected by address buses to the program block 22. In accordance with signals C ₇ ... C _{j, the} variables X ₁ ... X _{m are} alternately read and fed to the input of block 2.

Блок оперативной памяти 20, представленный на фиг.3, содержит элементы И 26 обращения к ячейкам памяти 27, элементы считывания 28 (например, элементы И), элемент ИЛИ 29, первый и второй дешифраторы 30, при этом через соответствующие элементы 26 или 28 заносится в ячейку 27 или считывается из ячейки 27 информация по командам из дешифратора 3 блока 2 и в соответствии с адресами С₇...С_j.The random access memory unit 20, shown in FIG. 3, contains elements 26 for accessing memory cells 27, reading elements 28 (for example, AND elements), an OR element 29, first and second decoders 30, and is entered through the corresponding elements 26 or 28 information on commands from the decoder 3 of block 2 and in accordance with addresses C ₇ ... C _{j is} read into cell 27 or read from cell 27.

Выходной блок 19 (фиг.4) состоит из элементов И 31, ячеек памяти 32, куда заносится информация с выхода ячейки памяти 7 блока 2, и соответствующих усилителей 33, передающих логические сигналы из ячеек памяти 32 на электроприводы и т.д., по адресам С₇...С_j и по команде с третьего выхода дешифратора 3 блока 2, поступающих на вход дешифратора 34 блока 19.The output unit 19 (Fig. 4) consists of elements And 31, memory cells 32, where information from the output of the memory cell 7 of block 2, and the corresponding amplifiers 33, transmitting logical signals from the memory cells 32 to electric drives, etc. addresses C ₇ ... C _j and on command from the third output of the decoder 3 block 2, received at the input of the decoder 34 block 19.

Блок синхронизации также известной конструкции (фиг. 5) 18 содержит первый счетный триггер 35, подключенный прямым выходом к элементу И 36, а инверсным выходом к первым входам элементов И 37 и И 38, второй вход последнего соединен с выходом элемента И 39, входы которого связаны с прямым выходом второго счетного триггера 40 и с выходом инвертора 41, вход которого вместе с входом триггера 35 подключены к генератору прямоугольных импульсов 42. Работа блока 18 поясняется диаграммами на фиг.6. The synchronization unit of also known construction (Fig. 5) 18 contains a first counting trigger 35 connected by a direct output to the element And 36, and an inverse output to the first inputs of the elements And 37 and 38, the second input of the last connected to the output of the element And 39, the inputs of which connected with the direct output of the second counting trigger 40 and the output of the inverter 41, the input of which, together with the input of the trigger 35, is connected to the square-wave generator 42. The operation of block 18 is illustrated by diagrams in Fig.6.

Программный блок 22 известной конструкции (фиг.8) состоит из счетчика импульсов с установочными R- и S-входами 43, на счетный вход которого поступают импульсы из блока 18 в четвертой четверти такта, а на установочные входы подаются сигналы a₁, a'₁...a_n, a'_n, которые при нулевом сигнале на выходе элемента И 12 блока 2 и соответственно на входе электронного ключа 50 блока 21 все равны "1", что обеспечивает работу триггеров 46 (например, К531ТВ9) в штатном режиме переключений, если же на указанном выше управляющем входе ключа 50 присутствует единичный сигнал, то значения выходов ячеек памяти 49 блока 21 через открытый ключ 50 поступят на установочные R- и S-входы триггеров 46, устанавливая их во внеочередное состояние, определяемое ранее записанной в ячейках памяти 49 блока 21 информацией. Дешифратор 44 распределяет импульсы по элементам постоянной памяти 45 (например, серии ПЗУ 155РЕ3), где записывается программа работы всего устройства. Подробнее схема счетчика из триггеров 43 представлена на фиг.9, где индексом 46 обозначены счетные триггеры с установочными R- и S-входами. Структура блока прерывания 21 представлена ниже.The program unit 22 of a known construction (Fig. 8) consists of a pulse counter with installation R and S inputs 43, to the counting input of which pulses from block 18 are received in the fourth quarter of the clock, and signals a ₁ , a ' ₁ are supplied to the installation inputs ... a _n , a ' _n , which with a zero signal at the output of the And element 12 of block 2 and, respectively, at the input of the electronic key 50 of block 21 are all equal to "1", which ensures the operation of triggers 46 (for example, K531TV9) in the normal switching mode , if on the above control input of the key 50 there is a single signal, then The values of outputs of memory cells 49 through the block 21 the public key 50 will go to the installation R- and S-inputs of flip-flops 46, setting them in an extraordinary state defined previously recorded in memory cells 21, 49 block information. Decoder 44 distributes the pulses to the elements of read-only memory 45 (for example, the ROM series 155RE3), where the program of work of the entire device is recorded. The counter circuit of the triggers 43 is shown in more detail in Fig. 9, where the index 46 denotes counting triggers with installation R and S inputs. The structure of the interrupt unit 21 is presented below.

Отметим, что каждая переменная (сигнал) из всех рассматриваемых нами может принимать значение либо логического "0", либо логической "1". Note that each variable (signal) of all considered by us can take the value of either a logical "0" or a logical "1".

Блок прерывания известной конструкции 21 (фиг.7) содержит первый электронный ключ 47, на управляющий вход которого поступает сигнал С_j+1 с выхода блока программ 22, на информационные входы ключа 47 поступают сигналы С₃, С₄, С₅, С₆ из блока 22, а с выходов ключа 47 передаются сигналы С'₃, С'₄, С'₅, С'₆, которые все равны логическим "0" при С_j+1=1 независимо от значений С₃, С₄, С₅, С₆, двухвходовой элемент И 48, на первый вход которого поступает импульс со второго выхода блока синхронизации 18, а на второй вход элемента И 48 - сигнал С_j+1 из блока 22, ряд ячеек памяти 49 с прямыми и инверсными выходами, на управляющие входы которых поступает сигнал с выхода элемента И 48, на информационные входы ячеек памяти 49 приходят сигналы С₃...С_j с выхода блока 22, которые записываются туда по единичному сигналу с выхода элемента И 48, второй электронный ключ 50, на входы которого поступают сигналы с прямых и инверсных выходов ячеек памяти 49, а с выходов ключа 50 поступают сигналы а₁, а'₁. ..а_n, а'_n, которые все равны логическим "1", когда сигнал приходящий на управляющий вход электронного ключа 50 с выхода элемента 12 блока 2 равен "0", когда же этот сигнал равен "1", то на выходе ключа 50 имеются сигналы а₁, а'₁...а_n, а'_n, повторяющие значения сигналов с выходов ячеек памяти 49. Взаимодействие элементов блока 21 и элементов блока 22 раскрыто выше, при описании структуры блока 22. Подробнее работа блока прерывания описана в работе [2].The interrupt unit of the known construction 21 (Fig. 7) contains a first electronic key 47, to the control input of which a signal C _{j + 1} is received from the output of the program unit 22, signals C ₃ , C ₄ , C ₅ , C ₆ are received at the information inputs of the key 47 from block 22, and from the outputs of key 47, signals C ' ₃ , C' ₄ , C ' ₅ , C' ₆ are transmitted, which are all equal to logical "0" with C _{j + 1} = 1 regardless of the values of C ₃ , C ₄ , C ₅ , C ₆ , a two-input element And 48, the first input of which receives a pulse from the second output of the synchronization unit 18, and the second input of the And 48 element receives a signal C _{j + 1} from block 22, a number of memory cells there are 49 with direct and inverse outputs, the control inputs of which receive a signal from the output of the And 48 element, the information inputs of the memory cells 49 receive the signals C ₃ ... C _j from the output of block 22, which are recorded there by a single signal from the output of the And element 48, the second electronic key 50, the inputs of which receive signals from the direct and inverse outputs of the memory cells 49, and the outputs of the key 50 receive the signals a ₁ , a ' ₁ . ..a _n , a ' _n , which are all equal to logical "1", when the signal arriving at the control input of the electronic key 50 from the output of element 12 of block 2 is equal to "0", when this signal is equal to "1", then the output of the key 50 there are signals a ₁ , a ' ₁ ... a _n , a' _n , repeating the values of the signals from the outputs of the memory cells 49. The interaction of the elements of block 21 and the elements of block 22 is disclosed above, when describing the structure of block 22. More details on the operation of the interrupt block are described in [2].

Работу предлагаемого устройства покажем на примере определения суммы положительного числа А1=+0,101, заданного прямым кодом, и отрицательного числа А2= -0,010, преобразованного в дополнительный код А'2=1,110, который, как известно, получается прибавлением единицы к младшему разряду обратного (инверсного) значения числа А2, и знаковый единичный разряд перед запятой указывает, что данное число отрицательно. В представленных числах правые разряды младшие. We will show the operation of the proposed device by the example of determining the sum of a positive number A1 = + 0.101 specified by a direct code and a negative number A2 = -0.010, converted to an additional code A'2 = 1.110, which, as you know, is obtained by adding one to the lowest digit of the inverse ( inverse) values of the number A2, and a signed single digit before the decimal point indicates that this number is negative. In the numbers presented, the right digits are lower.

Числа А1 и А2 в виде "0" и "1" имеются среди множества Х₁...Х_m-1 по соответствующим адресам C₇...С_j. Оговоримся, что значение Х_m всегда равно "1" и все ячейки памяти и триггеры сброшены в "0" перед работой.The numbers A1 and A2 in the form of "0" and "1" are among the sets X ₁ ... X _m-1 at the corresponding addresses C ₇ ... C _j . We make a reservation that the value of X _{m is} always equal to "1" and all memory cells and triggers are reset to "0" before work.

Условимся, что при C'₃= 1, C'₄=0, C'₅=0 активизируется первый в соответствии с описанием выход дешифратора 3, при C'₃=0, C'₄=1, C'₅=0 активизируется пятый выход, при C'₃=1, C'₄=1, C'₅=0 активизируется второй выход, при C'₃= 0, C'₄= 0, C'₅=1 активизируется третий выход, а при C'₃=1, C'₄=0, C'₅=1 активизируется четвертый выход.We agree that when C ' ₃ = 1, C' ₄ = 0, C ' ₅ = 0, the first output of the decoder 3 is activated in accordance with the description, when C' ₃ = 0, C ' ₄ = 1, C' ₅ = 0 is activated fifth output, with C ' ₃ = 1, C' ₄ = 1, C ' ₅ = 0, the second output is activated, with C' ₃ = 0, C ' ₄ = 0, C' ₅ = 1 the third output is activated, and with C ' ₃ = 1, C' ₄ = 0, C ' ₅ = 1 the fourth output is activated.

Запись в ячейку 14 и сброс в "0" триггера 13 происходит соответственно во второй и четвертой четвертях такта по командам К1 и К2 при активизации третьего или четвертого выхода дешифратора 3 блока 2, т.е. при записи информации в блок 19 или в блок 20 из блока 2. Writing to cell 14 and resetting to “0” trigger 13 occurs in the second and fourth quarters of the clock cycle, respectively, according to the K1 and K2 commands when the third or fourth output of decoder 3 of block 2 is activated, i.e. when recording information in block 19 or in block 20 of block 2.

В блоке 21 при С_j+1=0 на выходе ключа 47 сигналы C'₃, C'₄, C'₅ и C'₆ повторяют значения сигналов С₃, С₄, С₅, С₆ на входах ключа 47.In block 21, with C _{j + 1} = 0 at the output of key 47, signals C ' ₃ , C' ₄ , C ' ₅ and C' ₆ repeat the values of signals C ₃ , C ₄ , C ₅ , C ₆ at the inputs of key 47.

Суммирование чисел А1 и А2 происходит следующим образом. Поразрядно, начиная с младшего разряда, определяются результат суммы этих разрядов путем вычисления функции ИСКЛЮЧАЮЩЕЕ ИЛИ и значение переноса, которое автоматически определяется триггером 13. При этом в этом процессе число А2 преобразуется в дополнительный код. На следующем такте результат суммы записывается в ячейку памяти с адресом C₇...С_j в блок 19 или в блок 20, а значение переноса записывается во вторую ячейку памяти 14, откуда считывается при вычислении суммы следующего разряда. Ниже рассмотрим подробнее этот процесс.The summation of the numbers A1 and A2 is as follows. Bitwise, starting with the least significant bit, the result of the sum of these bits is determined by calculating the EXCLUSIVE OR function and the transfer value, which is automatically determined by trigger 13. In this process, the number A2 is converted to an additional code. At the next clock, the result of the sum is written to the memory cell with the address C ₇ ... C _j in block 19 or in block 20, and the transfer value is written to the second memory cell 14, from where it is read out when calculating the sum of the next bit. Below we consider in more detail this process.

На первом такте под действием команд С₁=0, С_j+1=0, C₂=0, С'₆=1, C'₃=1, С'₄=0, С'₅=0 из блока 1 с адресом C₇...С_j на вход управления ячейки памяти 7 через элементы 4, 5 и 6 поступит значение младшего разряда числа А1 и состояние ячейки памяти 7 изменится на противоположное (единичное), т.к. при С'₆= 1 ячейка 7 работает как счетный триггер. При этом состояние триггера 13 не изменится.At the first step, under the action of the commands C ₁ = 0, C _{j + 1} = 0, C ₂ = 0, C ' ₆ = 1, C' ₃ = 1, C ' ₄ = 0, C' ₅ = 0 from block 1 s address C ₇ ... C _j the control input of the memory cell 7 through the elements 4, 5 and 6 will receive the value of the least significant digit of the number A1 and the state of the memory cell 7 will change to the opposite (single), because when C ' ₆ = 1, cell 7 acts as a counting trigger. In this case, the state of the trigger 13 does not change.

На втором такте младший разряд числа А2 по адресу С₇...С_j с учетом команд С₁= 1, С₂=0, C'₃=1, С'₄=0, С'₅=0, С'₆=1 и С_j+1=0 поступит с выхода элемента 4 на вход элемента 5 блока 2, где инвертируется (для перевода А2 в дополнительный код) и через элемент 6 попадет на управляющий вход ячейки памяти 7, которая поменяет свое состояние на "0" и переведет триггер 13 в единичное состояние, зафиксировав, что перенос равен "1".At the second step, the least significant digit of the number A2 at the address C ₇ ... C _j , taking into account the commands C ₁ = 1, C ₂ = 0, C ' ₃ = 1, C' ₄ = 0, C ' ₅ = 0, C' ₆ = 1 and С _{j + 1} = 0 will go from the output of element 4 to the input of element 5 of block 2, where it is inverted (to translate A2 into an additional code) and through element 6 it will go to the control input of memory cell 7, which will change its state to "0 "and translates the trigger 13 into a single state, fixing that the transfer is equal to" 1 ".

На третьем такте для завершения перевода числа А2 в дополнительный код логическая единица Х_m по адресу С₇...С_j с учетом команд С₁=0, С₂=0, C_j+1=0, С'₃= 1, С'₅=0, С'₄= 0, C'₆=1 через элементы 4, 5, 6 поступит на управляющий вход ячейки 7 и состояние ячейки 7 изменится с "0" на "1", что является результатом суммы младших разрядов чисел А1 и А2.On the third step, to complete the translation of the number A2 into the additional code, the logical unit is X _m at the address С ₇ ... С _j taking into account the commands С ₁ = 0, С ₂ = 0, C _{j + 1} = 0, С ' ₃ = 1, C ' ₅ = 0, C' ₄ = 0, C ' ₆ = 1 through elements 4, 5, 6 will go to the control input of cell 7 and the state of cell 7 will change from "0" to "1", which is the result of the sum of the least significant bits numbers A1 and A2.

Этот результат на четвертом такте под действием команд С₁=1, С₂=0, С'₃= 1, С'₄= 0, C'₅= 1, С'₆=0, С_j+1=0 за счет активизации четвертого выхода дешифратора 3 блока 2 и импульса во второй четверти такта, поступающего со второго выхода блока синхронизации 18, поступит на информационный вход блока 19 и запишется по адресу C₇...C_j. Одновременно за счет сигнала К1, сформированного активизацией четвертого выхода дешифратора 3, единичным выходом элемента ИЛИ 16 и импульсом с выхода элемента И 15, произойдет запись информации с выхода триггера 13 в ячейку памяти 14. В третьей четверти такта произойдет запись логического нуля с выхода элемента ИЛИ 8 в ячейку памяти 7. В четвертой четверти того же такта триггер 13 сбросится в "0" по команде К2, сформированной на выходе элемента И 17.This result on the fourth step under the action of the commands C ₁ = 1, C ₂ = 0, C ' ₃ = 1, C' ₄ = 0, C ' ₅ = 1, C' ₆ = 0, C _{j + 1} = 0 due to activation of the fourth output of the decoder 3 unit 2 and the pulse in the second quarter of the clock coming from the second output of the synchronization unit 18, will go to the information input of the unit 19 and will be recorded at the address C ₇ ... C _j . At the same time, due to the signal K1 generated by activating the fourth output of the decoder 3, a single output of the OR element 16 and a pulse from the output of the And 15 element, information will be recorded from the output of the trigger 13 to the memory cell 14. In the third quarter of the clock, a logical zero will be recorded from the output of the OR element 8 to memory cell 7. In the fourth quarter of the same clock, trigger 13 is reset to "0" by command K2, formed at the output of AND 17.

На пятом такте по командам, аналогичным первому такту и в соответствии с описанным для первого такта процессом, при С₇...С_j, определяющих адрес нового операнда, второй после младшего разряд числа А1 через элементы 4, 5, 6 поступит на вход управления ячейки памяти 7 и, т.к. он равен "0", состояние ячейки 7 не изменится.On the fifth step, according to the instructions similar to the first step and in accordance with the process described for the first step, with С ₇ ... С _j determining the address of the new operand, the second after the least significant bit of the number A1 through the elements 4, 5, 6 will go to the control input memory cells 7 and, since it is equal to "0", the state of cell 7 will not change.

На шестом такте под действием тех же команд, что и на втором такте, значение второго разряда числа А2 с адресом С₇...С_j после инверсии в элементе 5 блока 2 через элемент 6 поступит на управляющий вход ячейки 7 и, являясь логическим "0", не изменит состояние ячейки 7 и, значит, триггера 13.At the sixth step, under the action of the same commands as at the second step, the value of the second digit of the number A2 with the address C ₇ ... C _j after inversion in element 5 of block 2 through element 6 will go to the control input of cell 7 and, being a logical " 0 "will not change the state of cell 7 and, therefore, trigger 13.

На седьмом такте под действием команд C₁=0, С₂=0, С'₃=0, C'₄=1, С'₅=0, С'₆= 1, С_j+1=0 активизируется пятый выход дешифратора 3 и значение переноса, равное "1", с выхода второй ячейки памяти 14 появится на выходе элемента 4 и через элементы 5 и 6 поступит на управляющий вход ячейки памяти 7, эта ячейка памяти поменяет свое состояние на единичное, а триггер 13 останется в прежнем состоянии.On the seventh step, under the action of the commands C ₁ = 0, C ₂ = 0, C ' ₃ = 0, C' ₄ = 1, C ' ₅ = 0, C' ₆ = 1, C _{j + 1} = 0, the fifth decoder output is activated 3 and the transfer value equal to "1" from the output of the second memory cell 14 will appear at the output of element 4 and through elements 5 and 6 will go to the control input of memory cell 7, this memory cell will change its state to one, and trigger 13 will remain the same condition.

Результат суммы вторых разрядов чисел А1 и А2, а также переноса от суммы предыдущих разрядов в соответствии с командами и процессами, описанными выше для четвертого такта, запишется в ячейку памяти с адресом С₇...С_j в блок 19 на восьмом такте. На этом же такте в соответствии с командами и процессами, описанными для четвертого такта, произойдет запись значения переноса с выхода триггера 13 в ячейку памяти 14, во второй четверти такта, далее в третьей четверти такта в ячейку памяти 7 запишется "0", а в четвертой четверти такта триггер 13 сбросится в "0".The result of the sum of the second digits of the numbers A1 and A2, as well as the transfer from the sum of the previous digits in accordance with the commands and processes described above for the fourth clock, is written to the memory cell with the address C ₇ ... C _j in block 19 on the eighth clock. At the same measure, in accordance with the commands and processes described for the fourth measure, the transfer value will be recorded from the output of trigger 13 to memory 14, in the second quarter of measure, then in the third quarter of measure, “0” will be written to memory, and in the fourth quarter of the cycle, the trigger 13 is reset to "0".

На девятом, десятом и одиннадцатом тактах произойдет сложение третьих разрядов чисел A1, A2 и переноса от сложения предыдущих разрядов по правилам и командам, приведенным выше, соответственно для первого, второго и седьмого тактов. На двенадцатом такте результаты сложения в виде "0" и переноса в виде "1" в соответствии с правилами и командами для четвертого такта запишутся соответственно с выхода ячейки 7 в блок 19 по адресу С₇...С_j и с выхода триггера 13 в ячейку 14, а затем произойдет запись нуля в ячейку 7 и сброс триггера 13 в нуль.On the ninth, tenth and eleventh measures, the third digits of numbers A1, A2 will be added and the numbers will be transferred from the addition of the previous digits according to the rules and commands given above for the first, second and seventh measures, respectively. At the twelfth step, the results of addition in the form of "0" and transfer in the form of "1" in accordance with the rules and commands for the fourth step are recorded respectively from the output of cell 7 to block 19 at address C ₇ ... C _j and from the output of trigger 13 to cell 14, and then there will be a recording of zero in cell 7 and reset trigger 13 to zero.

На 13, 14 и 15 тактах произойдет сложение аналогично процессам соответственно на 1, 2 и 7 тактах знаковых разрядов (до запятой) чисел А1, A2 с соответствующими адресами С₇. . . С_j и переноса из ячейки 14, в результате значение указанной суммы в виде "0" находится в ячейке 7. На 16 такте информация из ячейки 7 запишется в блок 19 известным способом, описанным для четвертого такта.At 13, 14, and 15 clock cycles, addition will occur similarly to processes at 1, 2, and 7 clock cycles of signed digits (to the decimal point) of numbers A1, A2 with the corresponding addresses C ₇ . . . With _j and transfer from cell 14, as a result, the value of the specified amount in the form of "0" is in cell 7. At step 16, information from cell 7 is written to block 19 in a known manner described for the fourth measure.

Таким образом, в блоке 19 имеется результат вычисления суммы двух чисел А1 и A2, который равен 0,011. Запятая в данном случае стоит условно, т.к. можно считать, что знаковый разряд есть старший разряд, и если он равен "0", как в нашем случае, то полученная сумма положительна, если бы он равнялся "1", то полученная сумма была бы отрицательна и задана дополнительным кодом, который преобразуется в прямой код так же, как прямой в дополнительный. Thus, in block 19 there is a result of calculating the sum of two numbers A1 and A2, which is 0.011. The comma in this case is conditional, because we can assume that the sign digit is the highest digit, and if it is equal to "0", as in our case, then the resulting amount is positive, if it were equal to "1", then the resulting amount would be negative and given an additional code that is converted to direct code is the same as direct to optional.

Получается, что на каждый разряд полученного результата с учетом считывания операндов из блока 1 или 20 (при активизации третьего выхода дешифратора 3), определения результатов суммы и переноса, а также записи результатов соответственно в блок 19 или блок 20 (при активизации второго выхода дешифратора 3) и ячейку памяти 14 требуется четыре такта в предлагаемом устройстве. В прототипе определение переноса при каждом поразрядном суммировании потребовало бы дополнительные такты. Например, чтобы определить значение переноса от сложения трех однобитовых операндов, в прототипе требуется вначале определить конъюнкцию от каждой пары операндов из трех имеющихся, а затем три полученных результата логически сложить, т.е. реализовать функцию ИЛИ, и если функция равна "1", то перенос равен "1" или "0" в" противном случае, что потребует 11 тактов работы устройства, взятого за прототип, и четыре такта необходимы на реализацию функции ИСКЛЮЧАЮЩЕЕ ИЛИ для трех операндов и записи результата, например, в блок 19, т.е. всего 15 тактов. Это почти в четыре раза больше, чем в предлагаемом устройстве. It turns out that for each bit of the result, taking into account the reading of operands from block 1 or 20 (when activating the third output of the decoder 3), determining the results of the sum and transfer, as well as recording the results, respectively, in block 19 or block 20 (when activating the second output of the decoder 3 ) and memory cell 14 requires four clock cycles in the proposed device. In the prototype, defining the transfer for each bitwise summation would require additional clock cycles. For example, in order to determine the transfer value from the addition of three single-bit operands, in the prototype it is first necessary to determine the conjunction of each pair of operands from the three available, and then logically add the three results obtained, i.e. implement the OR function, and if the function is "1", then the transfer is "1" or "0" otherwise, which will require 11 clock cycles of the device taken as a prototype, and four clock cycles are required to implement the function EXCLUSIVE OR for three operands and recording the result, for example, in block 19, that is, only 15 clock cycles, which is almost four times more than in the proposed device.

Технико-экономический эффект от предлагаемого изобретения заключается в том, что за счет сокращения числа рабочих тактов при реализации логических операций в процессе алгебраического суммирования двух двоичных чисел имеет место:
- повышение быстродействия системы управления при определении величины рассогласования заданных режимов от реально протекающих процессов в технологических линиях, что сокращает время реакции системы управления на изменение режимов работы от установленных и повышает точность поддержания технологических режимов,
- снижает объем ПЗУ в программном блоке и трудоемкость процесса программирования.The technical and economic effect of the present invention lies in the fact that due to the reduction in the number of working cycles when implementing logical operations in the process of algebraic summation of two binary numbers, there is:
- improving the speed of the control system when determining the magnitude of the mismatch of the specified modes from the actual processes in the production lines, which reduces the response time of the control system to change operating modes from the established ones and increases the accuracy of maintaining technological modes
- reduces the amount of ROM in the program unit and the complexity of the programming process.

Источники информации
1. Патент на изобретение 2134442 от 10.08.1999.Sources of information
1. Patent for invention 2134442 from 08/10/1999.

2. Патент на изобретение 2154852 от 20.08.2000. 2. Patent for invention 2154852 from 08.20.2000.

Claims

A programmable device for controlling electric drives, electronic keys and signaling, containing an input unit, a RAM unit, a synchronization unit, a program unit, an interrupt unit, a switching and computing unit containing a decoder, an AND-OR logic element, an EXCLUSIVE OR element, the first, second, the third and fourth AND elements, the OR element, the NOT element and the first memory cell, while the first inputs of the AND-OR logic element are connected respectively to the first and second outputs of the decoder, and the second inputs are connected respectively, to the output of the input block connected by the first and second groups of inputs, respectively, to the group of information outputs of the control object and to the address buses of the program block, and to the output of the RAM block, the output of the AND-OR logic element is connected to the first input of the EXCLUSIVE OR element, the second input which is connected to the corresponding output of the program block, the output of the EXCLUSIVE OR element is connected to the first input of the first AND element connected by the second input to the first output of the synchronization block connected about the second output with an interrupt block, with the first control inputs of the RAM block and the output block, the input groups of which are connected to the address bus group of the program block, and the information inputs are combined and connected to the direct output of the first memory cell, the third output of the synchronization block is connected to the counting input program block, the third and fourth outputs of the decoder are connected respectively with the second control inputs of the RAM block and the output block, the control input of the first memory cell is connected to the output of the first AND element, its information input is connected to the output of the OR element, the first input of which is connected to the output of the second AND element, the inputs of which are connected to the output of the NOT element and the output of the program unit, the input of the element is NOT connected to the output of the interrupt unit, the second input of the third AND element and the first input of the fourth AND element, the second input of which is connected to the inverse output of the first memory cell, and the output with the second input of the OR element, the direct output of the first memory cell is connected to the third input of the third AND element, the outputs of the output block ka are connected to electric drives, electronic keys and alarm, the fourth input of the third element And is connected to the third output of the synchronization unit, and the output of the third element And is connected to the corresponding input of the interrupt unit, connected by the inputs to the specific outputs of the program block, the inputs of the decoder are connected to the outputs of the interrupt unit, characterized in that a counting trigger, a second memory cell, fifth and sixth AND elements, a second OR element, and an AND-OR element are made in de element 2-2-2I-3 OR, and the decoder is equipped with a fifth output, the corresponding input of element 2-2-2I-3 OR is connected to the fifth output of the decoder, the direct output of the first memory cell is connected to the counting input of the counting trigger, the reset input of which is connected with the output of the fifth AND element, and the output is connected to the information input of the second memory cell, its control input is connected to the output of the sixth AND element, and the output is connected to the element 2-2-2I-3OR, the first inputs of the fifth and sixth AND elements are connected to the third and the second outputs of the synchronization unit, and the second the moves of the fifth and sixth AND elements are combined with the output of the second OR element, the inputs of which are connected to the third and fourth outputs of the decoder.