RU2092886C1

RU2092886C1 - Device for remote control of electric drives and alarm

Info

Publication number: RU2092886C1
Application number: RU93037131A
Authority: RU
Inventors: Борис Германович Терехин
Original assignee: Борис Германович Терехин
Priority date: 1993-07-20
Filing date: 1993-07-20
Publication date: 1997-10-10

Abstract

FIELD: control equipment. SUBSTANCE: device has input and output units, memory unit, pulse generator, which is connected to synchronization unit, address and instruction lines, software-control unit, switching unit, which has controlled memory register, three AND gates, OR gate, XOR gate and triple-input decoder, which first and second outputs are connected to first inputs of first and second AND gates, which second inputs are connected to outputs of input unit and memory unit. Outputs of AND gates are connected through OR gate to first input of XOR gate, which output is connected through third AND gate to control input memory register. In addition switching unit has code converter, which has four inputs which are connected to software-control unit through instruction lines. In addition code converter has five outputs three of which are connected to inputs of decoder. Fourth output is connected to XOR gate. Fifth output is connected to information input of memory register. EFFECT: decreased number of communication lines between software-control unit and switching unit. 5 dwg, 1 tbl

Description

Изобретение относится к устройствам управления и может применяться в системах автоматизации технологическим оборудованием. The invention relates to control devices and can be used in automation systems with technological equipment.

Известно устройство, содержащее входной блок, блок коммутации подключенный выходом к вычислительному блоку, выход которого связан с блоком оперативной памяти и выходным блоком, программный блок, выходы которого подключены, через командные и адресные шины к входам всех перечисленных выше блоков, генератор импульсов [1]
Недостатком данного устройства является большое число командных и адресных шин.A device comprising an input unit, a switching unit connected by an output to a computing unit, the output of which is connected to a random access memory unit and an output unit, a program unit, the outputs of which are connected via command and address buses to the inputs of all the above blocks, a pulse generator [1]
The disadvantage of this device is the large number of command and address buses.

Наиболее близким по технической сущности является устройство, содержащее входной и выходной блоки, блоки оперативной памяти и синхронизации, адресные шины, генератор импульсов, связанный с блоком синхронизации, программный блок, блок коммутации, состоящий из трехвходового дешифратора, трех двухвходовых элементов И, элемента ИЛИ и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и управляемой ячейки памяти, командные шины, соединяющие программный блок с соответствующими входами трехвходового дешифратора, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и ячейки памяти [2]
К недостаткам этого устройства можно отнести относительно большое число командных шин.The closest in technical essence is a device containing input and output blocks, RAM and synchronization blocks, address buses, a pulse generator associated with a synchronization block, a program block, a switching block consisting of a three-input decoder, three two-input AND elements, an OR element, and an EXCLUSIVE OR element and a controlled memory cell, command buses connecting the program block to the corresponding inputs of a three-input decoder, an EXCLUSIVE OR element and a memory cell [2]
The disadvantages of this device include a relatively large number of command buses.

Целью изобретения является сокращение линий связи между блоком коммутации и программным блоком. The aim of the invention is the reduction of communication lines between the switching unit and the software unit.

Поставленная цель достигается тем, что в известное устройство для дистанционного программного управления электроприводными механизмами и сигнализацией, содержащее входной и выходной блоки, блок оперативной памяти, блок коммутации, блок синхронизации, программный блок и генератор импульсов, при этом блок синхронизации состоит из двух счетных триггеров, четырех элементов И и инвертора, вход которого подключен к выходу генератора импульсов, соединенному с входом первого счетного триггера и первыми входами первого и второго элементов И, вторые входы которых подключены к прямому и инверсному выходам первого счетного триггера, выход инвертора подключен к первому входу второго счетного триггера и к первому входу четвертого элемента И, соединенного вторым входом с выходом второго счетного триггера, а выходом с первым входом третьего элемента И, второй вход и выход которого подключены соответственно к инверсному выходу первого счетного триггера и к второму входу второго счетного триггера, выход первого элемента И соединен с входом программного блока, блок коммутации содержит дешифратор, три элемента И, элемент ИЛИ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и ячейку памяти, при этом в блоке коммутации первый и второй выходы дешифратора подключены к первым входам первого и второго элементов И, подключенных выходами через элемент ИЛИ к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с вторым входом третьего элемента И, первый вход которого подключен к выходу четвертого элемента И блока синхронизации, а выход к управляющему входу ячейки памяти, выход которой подключен к информационным входам блока оперативной памяти и выходного блока, тактовые входы которых подключены к выходу второго элемента И блока синхронизации, а их управляющие входы соединены соответственно с третьим и четвертым выходами дешифратора, выход блока оперативной памяти подключен к второму входу второго элемента И блока коммутации, второй вход первого элемента И которого соединен с выходом входного блока, группа информационных входов которого является группой информационных входов устройства, а группы адресных входов входного и выходного блоков и блока оперативной памяти подключены к первой группе выходов программного блока, в блок коммутации введен блок преобразования кода, четырехразрядный вход которого подключен к второй группе выходов программного блока, выходы разрядов с первого по третий блока преобразования кода соединены с соответствующими входами дешифратора, выход четвертого разряда соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а выход пятого разряда с информационным входом ячейки памяти блока коммутации. This goal is achieved by the fact that in the known device for remote control of electric drive mechanisms and signaling, containing input and output blocks, a random access memory block, a switching block, a synchronization block, a program block and a pulse generator, while the synchronization block consists of two counting triggers, four elements of And and an inverter, the input of which is connected to the output of the pulse generator, connected to the input of the first counting trigger and the first inputs of the first and second elements of And, the second inputs of which are connected to the direct and inverse outputs of the first counting trigger, the inverter output is connected to the first input of the second counting trigger and to the first input of the fourth element And connected to the second input with the output of the second counting trigger, and the output to the first input of the third element And, the second input and the output of which is connected respectively to the inverse output of the first counting trigger and to the second input of the second counting trigger, the output of the first element And is connected to the input of the program unit, the switching unit contains it has a decoder, three AND elements, an OR element, an EXCLUSIVE OR element and a memory cell, while in the switching unit, the first and second outputs of the decoder are connected to the first inputs of the first and second AND elements connected by the outputs through the OR element to the first input of the EXCLUSIVE OR, output which is connected to the second input of the third element And, the first input of which is connected to the output of the fourth element And of the synchronization unit, and the output to the control input of the memory cell, the output of which is connected to the information inputs of the operational unit memory and output unit, the clock inputs of which are connected to the output of the second element AND of the synchronization unit, and their control inputs are connected respectively to the third and fourth outputs of the decoder, the output of the RAM unit is connected to the second input of the second element AND of the switching unit, the second input of the first element And which connected to the output of the input block, the group of information inputs of which is a group of information inputs of the device, and the group of address inputs of the input and output blocks and the random access memory block are connected to the first group of program block outputs, a code conversion block is inserted into the switching block, the four-bit input of which is connected to the second group of program block outputs, the outputs of the bits from the first to third code conversion blocks are connected to the corresponding inputs of the decoder, the fourth bit output is connected to the second input of the element EXCLUSIVE OR, and the output of the fifth category with the information input of the memory cell of the switching unit.

Изобретение поясняется фиг. 1 5. The invention is illustrated in FIG. 15.

Предлагаемое устройство (фиг. 1) состоит из входного блока 1, входы которого подключены к адресным шинам и первичным датчикам Х1.Xn, а выход связан с блоком коммутации (БК) 2, содержащим дешифратор 3, связанный входами через а1, а2 и а3 с тремя выходами блока преобразования кода 4, а выходами соответственно с входами первого и второго элементов И 5 и И 6, выходы которых, через элемент ИЛИ 7 подключены к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8, второй вход которого связан с шиной а4, а выход через третий элемент И 9 связан с управляющим входом ячейки памяти 10, информационный вход которого соединен с шиной а5, а выход подключен к выходному блоку 11 и блоку оперативной памяти 12, связанным с выходом блока синхронизации 13, содержащего первый счетный триггер 14, подключенный прямым выходом к элементу И 15, а инверсным выходом к первым входам элементов И 16 и И 17, второй вход последнего подключен к выходу элемента И 18, входы которого связаны с прямым выходом второго счетного триггера 19 и с выходом инвертора 20, вход которого связан с генератором импульсов 21. Управляет работой всего устройства программный блок 22, связанный со всеми блоками устройства. The proposed device (Fig. 1) consists of an input unit 1, the inputs of which are connected to the address buses and primary sensors X1.Xn, and the output is connected to a switching unit (BC) 2 containing a decoder 3 connected by inputs through a1, a2, and a3 s the three outputs of the code conversion unit 4, and the outputs, respectively, with the inputs of the first and second elements AND 5 and AND 6, the outputs of which, through the OR element 7, are connected to the first input of the EXCLUSIVE OR 8 element, the second input of which is connected to the bus a4, and the output through the third element And 9 is connected to the control input of the memory cell and 10, the information input of which is connected to the bus a5, and the output is connected to the output block 11 and the RAM block 12, connected to the output of the synchronization block 13 containing the first counting trigger 14, connected by a direct output to the element And 15, and an inverse output to the first the inputs of the elements And 16 and And 17, the second input of the last connected to the output of the element And 18, the inputs of which are connected to the direct output of the second counting trigger 19 and the output of the inverter 20, the input of which is connected to the pulse generator 21. Controls the operation of the entire device software block 22, associated with all blocks of the device.

Работа блока синхронизации аналогична его работе в прототипе. Выход элемента И 16 обеспечивает запись информации в ячейки памяти блоков 12, 13 во второй четверти такта, выход элемента 18 обеспечивает запись информации в триггер 10 в третьей четверти. В случае сбоя синхроимпульсов относительно такта, элемент И 17 формирует импульс сброса, который обнулит счетный триггер 19 и положение синхроимпульса восстановится. Стрелками, направленными к элементам и блокам, помечены входы всех элементов и блоков. The operation of the synchronization unit is similar to its work in the prototype. The output of the element And 16 provides information in the memory cells of the blocks 12, 13 in the second quarter of the clock cycle, the output of the element 18 provides information in the trigger 10 in the third quarter. In the event of a failure of the clock relative to the clock, the AND element 17 generates a reset pulse, which will reset the counting trigger 19 and the position of the clock pulse will be restored. The arrows directed to the elements and blocks mark the inputs of all elements and blocks.

С1.С4 командные сигналы, управляющие работой блока 2. C1.C4 command signals that control the operation of block 2.

С5.Cj адресные сигналы, определяющие адреса ячеек памяти в блоках 11 и 12 или необходимого входа в блоке 1. C5.Cj address signals defining the addresses of the memory cells in blocks 11 and 12 or the required input in block 1.

Входной блок 1 известной конструкции представлен на фиг. 2. Он содержит элементы согласования 23, элементы считывания 24, содержащих элементы И, элементы ИЛИ 25 и дешифратор 26. The input unit 1 of a known construction is shown in FIG. 2. It contains matching elements 23, reading elements 24 containing AND elements, OR elements 25, and a decoder 26.

Выходной блок 11 (фиг. 3) состоит из элементов И 27, стандартных ячеек памяти 28, усилителей 29 и дешифратора 30. The output unit 11 (Fig. 3) consists of AND elements 27, standard memory cells 28, amplifiers 29, and a decoder 30.

Программный блок 22 известной конструкции содержит счетчик импульсов 31, дешифратор 32, распределяющий импульсы во времени и по направлению, стандартные ППЗУ 33, в которые записывается программа работы всего устройства (фиг. 4). The program unit 22 of known construction contains a pulse counter 31, a decoder 32, which distributes the pulses in time and direction, standard EPROMs 33, in which the program of operation of the entire device is recorded (Fig. 4).

Блок оперативной памяти 12 (фиг. 5) содержит элементы 34 (элементы И), ячейки памяти 35, элементы считывания И 36, элемент ИЛИ 37, первый и второй дешифраторы 38. Работа блоков 1, 11, 22, 12 описана в прототипе и легко воспроизводится по схемам на фиг. 2 5 соответственно. В качестве ячейки памяти могут использоваться управляемые триггеры. The RAM block 12 (Fig. 5) contains elements 34 (AND elements), memory cells 35, AND reading elements 36, OR element 37, first and second decoders 38. The operation of blocks 1, 11, 22, 12 is described in the prototype and is easy reproduced according to the diagrams in FIG. 2 5 respectively. Managed triggers can be used as a memory cell.

В таблице представлен перечень операций в блоке БК2 в соответствии с управляющими сигналами а1.а5 и кодами команд С1.С4. Принцип действия предлагаемого устройства рассмотрим на примере работы электропривода в зависимости от результата вычисления логической функции

, причем значения Х1, Х2 и Х3 поступают от датчиков, а значение Х4 было предварительно записано в блок оперативной памяти 12.The table shows the list of operations in block BC2 in accordance with the control signals a1.a5 and command codes C1. The principle of operation of the proposed device will be considered on the example of the operation of the electric drive, depending on the result of computing a logical function

and the values of X1, X2 and X3 come from the sensors, and the value of X4 was previously recorded in the block of RAM 12.

Перед началом работы ячейка памяти (триггер) 10 устанавливается в исходное единичное состояние, т.е. на его выходе присутствует логическая единица. Before starting work, the memory cell (trigger) 10 is set to the initial single state, i.e. at its output there is a logical unit.

Будем считать, что при сочетании входных сигналов на дешифраторе 3 а1, а2, а3 соответственно 100 активизируется первый верхний выход дешифратора 3, при 010 активизируется второй выход, при 110 активизируется третий выход, а при 001 активизируется четвертый нижний выход дешифратора 3. Оговоримся, что запись значения а5 происходит в триггер 10, когда на его управляющем входе находится логическая единица. We assume that when the input signals are combined on the decoder 3 a1, a2, a3 respectively 100, the first upper output of the decoder 3 is activated, at 010 the second output is activated, at 110 the third output is activated, and at 001 the fourth lower output of decoder 3 is activated. the value a5 is written to trigger 10 when a logical unit is on its control input.

На первом такте необходимо в соответствии с таблицей подать из программного блока команды С1= 0, С2=1, С3=0, С4=0, обеспечивающие на выходе блока 4 следующие сигналы: а1=1, а2=0, а3=0, а4=1, а5=0 и путем адресных команд С5.Cj найти значение Х1 в блоке 1 и подать его на верхний вход элемента 5. At the first step, in accordance with the table, it is necessary to issue the commands C1 = 0, C2 = 1, C3 = 0, C4 = 0 from the program block, providing the following signals at the output of block 4: a1 = 1, a2 = 0, a3 = 0, a4 = 1, a5 = 0 and by means of addressable commands C5.Cj find the value of X1 in block 1 and apply it to the upper input of element 5.

При этом значение Х1 под действием сигналов а1=1, а2=0, а3=0, а4=1 инвертируется и поступит через элементы 5, 7, 8 и 9 в третьей четверти первого такта на управляющий (тактовый) вход триггера 10. При этом, если Х1=1, то триггер 10 останется в прежнем состоянии, а если Х1=0, то триггер 10 перейдет в нулевое состояние. В соответствии с таблицей на втором такте аналогично под действием тех же команд С1.С4 значение Х2 при соответствующих информационных командах С5.Cj поступит на тактовый вход триггера 10 и так же при Х2=1 состояние триггера 10 остается в предыдущем состоянии, а если Х2=0, то предыдущее, например единичное, состояние триггера 10 перейдет в нулевое состояние, а если триггер 10 был в нулевом состоянии, то он так же в этом состоянии и останется. Переход состояния триггера 10 всегда происходит в третьей четверти такта. На третьем такте под действием команд С1=1, С2=1, С3= 0, С4= 1 во второй четверти третьего такта значение выхода триггера 10 запишется в блок оперативной памяти, т.к. активизируется третья сверху шина дешифратора 3 в соответствии с таблицей по сигналам а1.а5. The value of X1 under the action of the signals a1 = 1, a2 = 0, a3 = 0, a4 = 1 is inverted and will go through the elements 5, 7, 8 and 9 in the third quarter of the first clock to the control (clock) input of trigger 10. Moreover, if X1 = 1, then trigger 10 will remain in the same state, and if X1 = 0, then trigger 10 will go to the zero state. In accordance with the table on the second clock, similarly under the action of the same C1 commands, C4 the value of X2 with the corresponding information commands C5.Cj will go to the clock input of trigger 10 and also with X2 = 1 the state of trigger 10 remains in the previous state, and if X2 = 0, then the previous, for example, single, state of trigger 10 will go to the zero state, and if trigger 10 was in the zero state, then it will also remain in this state. The transition state of the trigger 10 always occurs in the third quarter of the clock. On the third cycle, under the action of the commands C1 = 1, C2 = 1, C3 = 0, C4 = 1 in the second quarter of the third cycle, the output value of trigger 10 is written to the RAM block, because the third bus of the decoder 3 is activated from above in accordance with the table according to the signals a1.a5.

Запись произойдет в ячейку памяти с адресом, определяемым значением команд С5.Cj. Recording will occur in the memory cell with the address determined by the value of the C5.Cj commands.

В третьей четверти третьего такта произойдет под действием команды а4=1 запись нулевого значения информации С5 в триггер 10. На четвертом такте под действием команд С1=1, С2=1, С3=0, С4=0 и значит сигналов а1=1, а2=0, а3=0, а4= 0, а5= 1 и соответственно значений команд С5.Cj входной сигнал Х3 в третьей четверти такта появится на управляющем входе триггера 10, и если Х3= 0, то состояние триггера 10 не изменится, а если Х3=1, то триггер 10 перейдет в единичное состояние. In the third quarter of the third clock cycle, the action of the command a4 = 1 will record the zero value of the information C5 in trigger 10. On the fourth quarter, the signal C1 = 1, C2 = 1, C3 = 0, C4 = 0 and the signals a1 = 1, a2 = 0, a3 = 0, a4 = 0, a5 = 1 and, accordingly, the values of the C5.Cj commands, the input signal X3 in the third quarter of the clock cycle will appear on the control input of trigger 10, and if X3 = 0, then the state of trigger 10 will not change, and if X3 = 1, then trigger 10 will go into a single state.

На пятом такте под действием сигналов а1=0, а2=1, а3=0, а4=1, а5=1 (С1= 0, С2=0, С3=0, С4=1) активизируется вторая шина дешифратора 3 и значение Х4 из блока 12, определяемое адресом С5.Cj и значением а4=1, из блока 12 через элементы 6, 7 и 8 в третьей четверти такта появится на управляющем входе триггера 10. Если Х4= 0, то произойдет установка триггера 10 в новое единичное состояние. At the fifth step, under the action of the signals a1 = 0, a2 = 1, a3 = 0, a4 = 1, a5 = 1 (C1 = 0, C2 = 0, C3 = 0, C4 = 1), the second decoder bus 3 is activated and the value X4 from block 12, determined by address C5.Cj and a4 = 1, from block 12 through the elements 6, 7 and 8 in the third quarter of the clock cycle it will appear at the control input of trigger 10. If X4 = 0, then trigger 10 will be set to a new single state .

Если Х4=1, то состояние триггера 10 останется прежним. If X4 = 1, then the state of trigger 10 will remain the same.

На шестом такте при значениях команд С1.С5 0110 и соответственно сигналов а1= 0, а2=1, а3=0, а4=1, а5=0 значение результата вычисления функции Х1•Х2, ранее записанное в блок оперативной памяти 12 через элементы 6, 7, 8 и 9, подается на тактовый вход триггера 10, и если Х1•Х2=1, то значение сигнала на выходе триггера 10 не меняется, т.к. на его тактовом входе имеется нулевой сигнал, а если Х1•Х2=0, то триггер 10 переключается в нулевое состояние. At the sixth cycle, with the values of the C1 commands C5 0110 and, accordingly, the signals a1 = 0, a2 = 1, a3 = 0, a4 = 1, a5 = 0, the value of the result of the calculation of the function X1 • X2, previously recorded in the RAM block 12 through elements 6 , 7, 8 and 9, is fed to the clock input of trigger 10, and if X1 • X2 = 1, then the signal value at the output of trigger 10 does not change, because at its clock input there is a zero signal, and if X1 • X2 = 0, then trigger 10 switches to the zero state.

Поэтому при Х1•Х2= 1, если значение функции, вычисленной на предыдущих тактах, т.е. Х3+Х4=1, то значение сигнала на входе триггера 10 равно 1, если Х3+Х4= 0, то на выходе триггера 10 имеется нулевой сигнал. На седьмом такте выходное значение триггера 10, т.е. результат вычисления функции

записывается в выходной блок по соответствующим командам и сигналам а1=0, а2=0, а3=1. При этом активизируется нижний выход дешифратора 3, который и разрешает запись в ячейку памяти выходного блока 11 значение логического сигнала с выхода триггера 10.Therefore, for X1 • X2 = 1, if the value of the function calculated on the previous measures, i.e. X3 + X4 = 1, then the value of the signal at the input of trigger 10 is 1, if X3 + X4 = 0, then the output of trigger 10 has a zero signal. On the seventh step, the output value of trigger 10, i.e. function calculation result

is written to the output block by the corresponding commands and signals a1 = 0, a2 = 0, a3 = 1. In this case, the lower output of the decoder 3 is activated, which allows the value of the logical signal from the output of the trigger 10 to be written to the memory cell of the output unit 11.

Ячейка памяти соответствует адресу, код которого определяется адресными командами С5.Cj. The memory cell corresponds to the address, the code of which is determined by the address commands C5.Cj.

Как видно из примера, включение блока преобразования кода 4 в блок БК2 позволило сократить число программируемых командных шин, управляющих работой блока БК2 с 5 до 4 за счет того, что количество операций в соответствии с таблицей позволяет составить двоичные коды из четырех переменных. As you can see from the example, the inclusion of the code conversion unit 4 in the BK2 block allowed us to reduce the number of programmable command buses controlling the operation of the BK2 block from 5 to 4 due to the fact that the number of operations in accordance with the table allows us to compose binary codes from four variables.

Сокращение количества командных шин в блоке 22 приводит к сокращению проводных линий связи между блоками 4 и 22 и упрощению процесса программирования блока 22 при сохранении остальных параметров. The reduction in the number of command buses in block 22 leads to a reduction in the wired communication lines between blocks 4 and 22 and simplification of the programming process of block 22 while maintaining the remaining parameters.

Claims

A device for remote control of electric drives and alarm systems, containing input and output blocks, a RAM block, a switching block, a synchronization block, a program block and a pulse generator, while the synchronization block consists of two countable triggers, four AND elements, and an inverter, the input of which is connected to the output of the pulse generator connected to the input of the first counting trigger and to the first inputs of the first and second elements And, the second inputs of which are connected respectively to the direct and inv to the first outputs of the first counting trigger, the inverter output is connected to the first input of the second counting trigger and to the first input of the fourth element And connected to the second input with the output of the second counting trigger, and the output to the first input of the third element And, the second input and output of which are connected respectively to the inverse the output of the first counting trigger and to the second input of the second counting trigger, the output of the first AND element is connected to the input of the program unit, the switching unit contains a decoder, three AND elements, an OR element, an ele there is an EXCLUSIVE OR and a memory cell, while in the switching unit the first and second outputs of the decoder are connected to the first inputs of the first and second AND elements, connected by the outputs through the OR element to the first input of the EXCLUSIVE OR element, the output of which is connected to the second input of the third AND element, the first the input of which is connected to the output of the fourth element AND of the synchronization block, and the output to the control input of the memory cell, the output of which is connected to the information inputs of the RAM block and the output block, whose clock inputs connected to the output of the second element And the synchronization unit, and their control inputs are connected respectively to the third and fourth outputs of the decoder, the output of the RAM block is connected to the second input of the second element And the switching unit, the second input of the first element And which is connected to the output of the input unit, a group of information the inputs of which is a group of information inputs of the device, and the groups of address inputs of the input and output blocks and the RAM block are connected to the first group of program outputs unit, characterized in that a code conversion unit is introduced into the switching unit, the four-bit input of which is connected to the second group of outputs of the program unit, the outputs of the bits from the first to third code conversion units are connected to the corresponding inputs of the decoder, the fourth-bit output is connected to the second input of the EXCLUSIVE OR , and the output of the fifth category with the information input of the memory cell of the switching unit.