RU2117978C1

RU2117978C1 - Programmable device for logical control of electric drives and alarm

Info

Publication number: RU2117978C1
Application number: RU96118971A
Authority: RU
Inventors: Борис Германович Терехин
Original assignee: Борис Германович Терехин
Priority date: 1996-09-24
Filing date: 1996-09-24
Publication date: 1998-08-20

Abstract

FIELD: automatic control equipment for processing lines and assemblies. SUBSTANCE: device has input and output units, memory unit, command and address buses, synchronization unit with pulse oscillator. Its third terminal is connected to program control unit. In addition device has commutation unit, which has 2-2AND-2OR gate, two XOR gates, two AND gates, OR gate, NOR gate, first and second controlled memory units with corresponding connections. In addition commutation unit has code converter with specific function of input and output parameters. This results in possibility to decrease number of lines between commutation unit and program control unit and keeps possibility of software implementation of all boolean functions. EFFECT: simplified design of programming for same functional capabilities. 9 dwg

Description

Изобретение относится к устройствам управления и может применяться в системах автоматизации управления технологическими линиями и оборудованием. The invention relates to control devices and can be used in automation systems for controlling production lines and equipment.

Известно устройство содержащее входной и выходной блоки, блоки оперативной памяти и синхронизации, управляющие и адресные шины, программный и коммутационный блоки, последний состоит из трехвходового дешифратора, двухвходовых элементов И, элементов ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ и управляемой ячейкой памяти с соответствующими связями (патент СССР N 1801223, 1992). A device is known comprising input and output blocks, RAM and synchronization blocks, control and address buses, program and switching blocks, the latter consisting of a three-input decoder, two-input AND elements, OR elements, an exclusive OR, and a controlled memory cell with corresponding connections (USSR patent N 1801223, 1992).

Наиболее близким по технической сущности является устройство, содержащее входной и выходной блоки, блок оперативной памяти, блок синхронизации, адресные и командные шины, программный и коммутационный блоки, причем последний состоит из трехвходового дешифратора, элемента 2-2И-2ИЛИ, двух элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, двух элементов И, двух управляемых ячеек памяти, элементов ИЛИ и НЕ, причем входы дешифратора соединены через командные шины с программным блоком, а два выхода с входами блока оперативной памяти и выходного блока, а также с двумя входами элемента ИЛИ, другие выходы дешифратора соединены с первыми входами элемента 2-2И-2ИЛИ, вторые входы последнего связаны с выходами входного блока и блока оперативной памяти, а выход через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и через первый элемент И с управляющим входом первой ячейки памяти, информационный вход которой подключен к программному блоку, а выход через вторые элементы И и ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент ИЛИ связан с управляющим входом второй ячейки памяти, информационный вход последней соединен с выходом элемента НЕ. Недостатком такого устройства является большое количество командных шин. The closest in technical essence is a device containing input and output blocks, a random access memory block, a synchronization block, address and command buses, program and switching blocks, the latter consisting of a three-input decoder, element 2-2I-2OR, two elements EXCLUSIVE OR, two AND elements, two controllable memory cells, OR and NOT elements, the decoder inputs being connected via command buses to the program unit, and two outputs to the inputs of the RAM block and the output block, as well as two inputs by the odes of the OR element, the other outputs of the decoder are connected to the first inputs of the 2-2I-2OR element, the second inputs of the latter are connected to the outputs of the input block and the RAM block, and the output through the EXCLUSIVE OR element and through the first AND element with the control input of the first memory cell, information the input of which is connected to the program unit, and the output through the second elements AND and EXCLUSIVE OR and the OR element is connected to the control input of the second memory cell, the information input of the latter is connected to the output of the element NOT. The disadvantage of this device is the large number of command tires.

Целью изобретения является сокращение числа командных шин и процесса программирования. The aim of the invention is to reduce the number of command buses and the programming process.

Поставленная цель достигается тем, что в известное устройство содержащее входной и выходной блоки, блоки оперативной памяти, командные и адресные шины, блок синхронизации вместе с генератором импульсов, связанный третьим выходом с программным блоком, блок коммутации, содержащий дешифратор, элемент 2-2И-2ИЛИ, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и два элемента И, элементы ИЛИ и НЕ, первая и вторая управляемые ячейки памяти, причем дешифратор соединен двумя выходами с входами блока оперативной памяти и выходного блока, а другими двумя выходами с входами элемента 2-2И-2ИЛИ, выход последнего подключен к первому входу первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, который своим выходом связан непосредственно с первым входом первого элемента И, второй вход которого соединен с первым выходом блока синхронизации, а выход с управляющим входом первой ячейки памяти, выход последней подключен к первому входу второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого связан с первым входом элемента ИЛИ, второй и третий входы последнего соединены также с двумя выходами дешифратора, а выход - с первым входом второго элемента И, второй вход которого подключен к второму выходу блока синхронизации, а выход - к управляющему входу второй ячейки памяти, информационный вход которой связан с выходом элемента НЕ, а выход соединен с информационными входами выходного блока и блока оперативной памяти, в блок коммутации введен преобразователь кода с определенной взаимосвязью входных и выходных параметров, причем входы преобразователя кода подключены к соответствующим выходам программного блока, а выходы - соответственно к трем входам дешифратора, второму входу первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, связанным вместе второму входу второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, информационному входу первой ячейки памяти и входу элемента НЕ, к третьему входу второго элемента И. This goal is achieved by the fact that in the known device containing input and output blocks, RAM blocks, command and address buses, a synchronization block together with a pulse generator connected to the third output with a program block, a switching block containing a decoder, element 2-2I-2 OR , two elements EXCLUSIVE OR and two elements AND, elements OR and NOT, the first and second managed memory cells, the decoder being connected by two outputs to the inputs of the RAM block and the output block, and the other two outputs to the input element 2-2I-2OR, the output of the latter is connected to the first input of the first element EXCLUSIVE OR, which is connected directly to the first input of the first element And, the second input of which is connected to the first output of the synchronization unit, and the output with the control input of the first memory cell, the output of the latter is connected to the first input of the second EXCLUSIVE OR element, the output of which is connected to the first input of the OR element, the second and third inputs of the last are also connected to two outputs of the decoder, and the output is connected to the first input of the second ele And, the second input of which is connected to the second output of the synchronization block, and the output - to the control input of the second memory cell, the information input of which is connected to the output of the element NOT, and the output is connected to the information inputs of the output block and the RAM block, a converter is inserted into the switching block code with a certain relationship between the input and output parameters, and the inputs of the code converter are connected to the corresponding outputs of the program unit, and the outputs, respectively, to the three inputs of the decoder, the second input of the EXCLUSIVE OR element, connected together to the second input of the second EXCLUSIVE OR element, the information input of the first memory cell and the input of the NOT element, to the third input of the second AND element.

Предлагаемое устройство представлено функциональной схемой на фиг. 1. The proposed device is represented by a functional diagram in FIG. one.

Устройство содержит входной блок 1, входы которого подключены к первичным датчикам X1...Xn, а выход связан с блоком коммутации 2, состоящий из дешифратора 3, связанного входами a1, a2 и a3 с выходами преобразователя кода 4, а выходами - с входами элемента 2-2И-2ИЛИ 5, выход последнего соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 6, выход которого связан с входом первого элемента И 7, выход последнего подключен к управляющему входу первой управляемой ячейки памяти, выход которой соединен с входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9, выход последнего, через элемент ИЛИ 10 и второй элемент И 11 связан с управляющим входом второй управляемой ячейки памяти 12, информационной вход которой соединен с выходом элемента НЕ 13, а выход к входам выходного блока 14 и блока оперативной памяти 15, связанных также с первым выходом блока синхронизации 16, другой выход которого подключен к входу программного блока 17. The device contains an input unit 1, the inputs of which are connected to the primary sensors X1 ... Xn, and the output is connected to the switching unit 2, consisting of a decoder 3, connected by the inputs a1, a2 and a3 with the outputs of the code converter 4, and the outputs with the inputs of the element 2-2 AND-2 OR 5, the output of the latter is connected to the first input of the first EXCLUSIVE OR 6 element, the output of which is connected to the input of the first AND element 7, the output of the latter is connected to the control input of the first managed memory cell, the output of which is connected to the input of the second EXCLUSIVE OR 9 element , exit last of the day, through the OR element 10 and the second And element 11 is connected to the control input of the second managed memory cell 12, the information input of which is connected to the output of the element HE 13, and the output to the inputs of the output block 14 and the RAM block 15, also associated with the first output synchronization 16, the other output of which is connected to the input of the software unit 17.

На фиг. 9 представлена взаимосвязь между входными C1...C5 и выходными параметрами a1...a6 в преобразователь кода 4. In FIG. Figure 9 shows the relationship between input C1 ... C5 and output parameters a1 ... a6 to code converter 4.

Входной блок известной конструкции 1 представлен на фиг. 2. Он содержит элементы 18, преобразующие входные сигналы X1...Xn в унифицированные логические сигналы "1" и "0", элементы считывания И 19, связанного с ними элемента ИЛИ 20 и дешифратора 21, управляющего работой элементов 19 по адресным командам C6...Cj. The input unit of known construction 1 is shown in FIG. 2. It contains elements 18 that convert the input signals X1 ... Xn into unified logic signals "1" and "0", read elements AND 19, an associated element OR 20 and a decoder 21, which controls the operation of elements 19 by address commands C6 ... Cj.

Выходной блок 14 (фиг. 3) состоит из элементов И 22, стандартных ячеек памяти (триггеров) 23, куда заносится информация из блока БК 2 и соответствующих усилителей 24, передающих логические сигналы из ячеек памяти на электропроводные механизмы и световую индикацию, по адресным и управляющим командам из программного блока 17 и БК2, поступающим на дешифратор 25. The output unit 14 (Fig. 3) consists of AND 22 elements, standard memory cells (triggers) 23, where information from the BC unit 2 and the corresponding amplifiers 24, which transmit logical signals from the memory cells to the electrically conductive mechanisms and light indications, by address and control teams from the program block 17 and BK2, arriving at the decoder 25.

В качестве примера на фиг. 4 изображена функциональная схема программного блока 17 известной конструкции. As an example in FIG. 4 shows a functional diagram of a software unit 17 of known construction.

Программный блок 17 (фиг. 4) состоит из стандартных элементов: счетчика импульсов 26, дешифратора 27, распределяющего импульсы во времени и по направлению, диодной матрицы с горизонтальными и командными шинами, диодов и инверторов (на чертеже не показаны) или как в примере на фиг. 4 стандартных ППЗУ 28, выполненных, например, на микросхемах серии 155РЕЗ, К573РФ1 и т.д., в которых записана программа работы всего устройства. The program unit 17 (Fig. 4) consists of standard elements: a pulse counter 26, a decoder 27 that distributes the pulses in time and direction, a diode array with horizontal and command buses, diodes and inverters (not shown in the drawing), or as in the example on FIG. 4 standard EPROMs 28, made, for example, on microchips of the 155REZ, K573RF1 series, etc., in which the program of the entire device is recorded.

Блок оперативной памяти 15, который состоит из ячеек памяти, элементов записи и считывания и в качестве которого могут быть использованы стандартные ОЗУ (оперативные запоминающие устройства) или как в примере, приведенном на фиг. 5, блок оперативной памяти содержит элементы 29 обращения к ячейкам памяти, в качестве которых могут быть использованы элементы И, ячейки памяти 30, элементы считывания 31, в качестве которых могут быть использованы элементы И, элемент ИЛИ 32, и первый и второй дешифраторы 33. По командам, поступающим из БК2 и программного блока 17, первый дешифратор 33 через соответствующий элемент 29 заносит в соответствующую ячейку памяти информацию, поступающую из БК2, а второй дешифратор 33 по командам из БК2 и программного блока 17 считывает информацию через элемент считывания 31 из соответствующей ячейки 30, которая через элемент ИЛИ 32 поступает на вход БК2. The RAM block 15, which consists of memory cells, writing and reading elements, and which can be used as standard RAM (random access memory) or as in the example shown in FIG. 5, the RAM block contains memory access elements 29, which can be used with AND elements, memory cells 30, read elements 31, which can be used with AND elements, OR element 32, and the first and second decoders 33. According to the commands coming from BK2 and program unit 17, the first decoder 33 through the corresponding element 29 enters information from the BK2 into the corresponding memory cell, and the second decoder 33 reads information through the elements from the commands from BK2 and program unit 17 nt reading 31 from the corresponding cell 30, which through the element OR 32 enters the input BK2.

В качестве ячеек памяти 2 и 12 (фиг. 1) можно использовать стандартный духтактный D-триггер, например, типа К176ТМ2, при этом на тактовый вход C подается сигнал с выходов элементов И 7 и И 11, а на D-вход подается информационный сигнал a5 или

из программного блока 17. Перед работой триггеры устанавливаются в исходное, например, единичное (нулевое) состояние путем подачи соответствующих сигналов на установочные входы.As memory cells 2 and 12 (Fig. 1), you can use a standard push-pull D-trigger, for example, type K176TM2, while the clock input C receives the signal from the outputs of the elements And 7 and 11, and the information signal is fed to the D-input a5 or

from the program unit 17. Before operation, the triggers are set to the initial, for example, a single (zero) state by applying the appropriate signals to the installation inputs.

Надо также учесть, что выход элемента И 36 в известном блоке синхронизации 16 (фиг. 6) соединен с элементом И 7 (фиг. 1) и с блоками выходным 14 и оперативной памяти 15 и обеспечивает запись информации в ячейки памяти этих блоков и ячейку памяти 8 (фиг. 1) во второй четверти такта, выход элемента 38 обеспечивает запись информации через элемент И 11 в триггер 12 (фиг. 1) в третьей четверти такта, что следует из приведенных диаграмм работы блока синхронизации 16 на фиг. 7. Это позволяет на одном такте вначале (во второй четверти такта) записывать информацию из триггера 12 в блоки 15 и 14, или через элемент И 7 в ячейку памяти 8, а затем записывать информацию в триггер 12 (в третьей четверти такта). Работа блока синхронизации аналогична его работе в прототипе. Генератор импульсов 41 формирует непрерывную последовательность импульсов, которые поступают на вход счетного триггера 34, с прямого выхода счетного триггера 34 импульсы поступают на вход элемента И 35, который по их совпадению с импульсами генератора импульсов 41 выдает тактовые импульсы, поступающие на вход программного блока 17, который на основе этих тактовых импульсов формирует команды управления. Причем в результате возможного сбоя синхроимпульса относительно тактового импульса элемент И-НЕ 37 сформирует импульс сброса, который обнулит счетный триггер 39, связанный с генератором 41, через элемент НЕ 40 и положение синхроимпульса восстановится фиг. 8. It should also be taken into account that the output of the And 36 element in the known synchronization block 16 (Fig. 6) is connected to the And 7 element (Fig. 1) and to the output blocks 14 and RAM 15 and provides information recording in the memory cells of these blocks and the memory cell 8 (Fig. 1) in the second quarter of the clock cycle, the output of the element 38 provides information recording through the And 11 element in the trigger 12 (Fig. 1) in the third quarter of the clock cycle, which follows from the above diagrams of operation of the synchronization unit 16 in FIG. 7. This allows you to record information from the trigger 12 in blocks 15 and 14, or through the And 7 element in memory cell 8, and then record information in trigger 12 (in the third quarter of the measure) on one clock cycle at the beginning (in the second quarter of the clock cycle). The operation of the synchronization unit is similar to its work in the prototype. The pulse generator 41 generates a continuous sequence of pulses that are fed to the input of the counting trigger 34, from the direct output of the counting trigger 34, the pulses are fed to the input of the And 35 element, which, in coincidence with the pulses of the pulse generator 41, generates clock pulses received at the input of the program unit 17, which forms control commands based on these clock pulses. Moreover, as a result of a possible malfunction of the clock relative to the clock pulse, the NAND 37 element will generate a reset pulse that will reset the counting trigger 39 connected to the generator 41 through the HE 40 element and the clock position will be restored in FIG. eight.

Стрелками, направленными к элементам и блокам помечены входы этих элементов и блоков. Arrows directed to elements and blocks mark the inputs of these elements and blocks.

Выходные клеммы устройства помечены стрелкой с индексом Y₁...Y_к.The output terminals of the device are marked with an arrow with the index Y ₁ ... Y _k .

C1...C5 - командные сигналы, управляющие работой блока 2. C1 ... C5 - command signals that control the operation of block 2.

C6. . . Cj - адресные сигналы, определяющие номера ячеек памяти в блоках 15, 14 или определенный вход X1...Xn в блоке 1. C6. . . Cj - address signals that determine the number of memory cells in blocks 15, 14 or a specific input X1 ... Xn in block 1.

Принцип работы предлагаемого устройства покажем на примере вычисления фрагмента булевой функции

содержащего функционально полный набор логических функций, т.е. И, ИЛИ, НЕ. Причем переменная X4 была ранее записана в ячейку памяти блока 15.The principle of operation of the proposed device will show the example of calculating a fragment of a Boolean function

containing a functionally complete set of logical functions, i.e. AND, OR, NOT. Moreover, the variable X4 was previously recorded in the memory cell of block 15.

Адреса всех ячеек памяти в блоках 1, 15, 14 определяются адресными сигналами C6...Cj. The addresses of all memory cells in blocks 1, 15, 14 are determined by the address signals C6 ... Cj.

Перед началом работы триггер 8 устанавливается в единичное состояние, т. е. на его выходе будет присутствовать логическая "1", а триггер 12 в нулевое. Before starting work, trigger 8 is set to a single state, that is, at its output there will be a logical “1”, and trigger 12 to zero.

Определим, что при сочетании командных сигналов a1, a2, a3 на входах дешифратора 2 соответственно 100 активизируется первый сверху выход, при 010 активизируется второй выход, при 110 активизируется третий выход, а при 001 активизируется четвертый (нижний) выход дешифратора 3. Будем считать, что запись значений a5 и

происходит в триггеры 8 и 12, когда на их управляющих входах логическая единица переходит в логический нуль.Let us determine that with a combination of the command signals a1, a2, a3 at the inputs of the decoder 2, respectively, the first top-up output is activated, at 010 the second output is activated, at 110 the third output is activated, and at 001 the fourth (lower) output of decoder 3 is activated. that writing a5 and

occurs in triggers 8 and 12, when at their control inputs the logical unit goes to logical zero.

На первом такте из программного блока, через преобразователь кода 4, поступают сигналы a1 = 1, a2 = 0, a3 = 0, a4 = 1, a5 = 0, a6 = 0. При этом значение X1 из блока 1 поступает на верхний вход элемента 5, инвертируется в элементе 6 и поступает через элемент 7 во второй четверти такта на управляющий вход триггера 8 и если X1 = 1, то триггер 8 останется в прежнем состоянии, если X1 = 0, то триггер 8 перейдет в нулевое состояние, т.к. a5 = 0. На следующем (втором) такте во второй его четверти под действием команд a1. ..a6 (100101) переменная X2 из блока 1, определяемая значениями адресных сигналов (как и в случае X1) C6...Cj поступит с инверсией на управляемый вход триггера 8 и, если X2 = 1, триггер 8 не изменит своего единичного состояния, а если X2 = 0, то триггер 8 обязательно окажется в нулевом состоянии. На втором такте в третьей его четверти значение функции X1•X2 под действием сигналов a4 = 0 и a6 = 1 поступит на управляющий вход триггера 12, и если X1 • X2 = 1, то триггер 12 перейдет в единичное состояние, т.к.

В противном случае триггер 12 останется в нулевом состоянии. На третьем такте под действием команд a1...a6 (000110) в триггер 8 запишется "1", если он был в состоянии "0".At the first clock cycle, from the program block, through the code converter 4, the signals a1 = 1, a2 = 0, a3 = 0, a4 = 1, a5 = 0, a6 = 0. The value X1 from block 1 goes to the upper input of the element 5, is inverted in element 6 and enters through the element 7 in the second quarter of the clock to the control input of trigger 8 and if X1 = 1, then trigger 8 will remain in the same state, if X1 = 0, then trigger 8 will go to the zero state, because . a5 = 0. At the next (second) measure in its second quarter under the action of the a1 commands. ..a6 (100101) the variable X2 from block 1, determined by the values of the address signals (as in the case of X1) C6 ... Cj will be inverted to the controlled input of trigger 8 and, if X2 = 1, trigger 8 will not change its single state , and if X2 = 0, then trigger 8 will certainly be in the zero state. At the second step in its third quarter, the value of the function X1 • X2 under the action of the signals a4 = 0 and a6 = 1 will go to the control input of trigger 12, and if X1 • X2 = 1, then trigger 12 will go into a single state, because

Otherwise, the trigger 12 will remain in the zero state. On the third step, under the action of the commands a1 ... a6 (000110), “1” is written to trigger 8 if it was in the state “0”.

На четвертом такте под действием команд a1...a6 (100000) переменная X3 из блока поступает на управляемый вход триггера 8, и если X3 = 0, то триггер 8 останется в состоянии "1", а если X3 = 1, то триггер 8 перейдет в состояние "0". На пятом такте под действием команд a1...a6 (010101) переменная X4 из блока 15 появится на входе триггера 8 во второй четверти такта, и если X4 = 1, то триггер 8 останется в прежнем состоянии, а если X4 = 0, то триггер 8 перейдет в нулевое состояние. В третьей четверти такта под действием команды a6 значение функции

появится на управляемом входе триггера 12, и если оно равно "1", то триггер 12 перейдет (или останется) в состоянии "1", а если

, то триггер 12 не изменит своего состояния. Таким образом, на выходе ячейки памяти 12 будет находиться результат вычисления функции

На следующем такте этот результат может быть записан в блоки 15 или 14 под действием управляющих сигналов C1...C3 110 или 001 соответственно при C6 = 0.On the fourth cycle, under the action of the commands a1 ... a6 (100000), the variable X3 from the block goes to the controlled input of trigger 8, and if X3 = 0, then trigger 8 will remain in state "1", and if X3 = 1, then trigger 8 will go to state "0". On the fifth step, under the action of the commands a1 ... a6 (010101), the variable X4 from block 15 will appear at the input of trigger 8 in the second quarter of the cycle, and if X4 = 1, then trigger 8 will remain in the same state, and if X4 = 0, then trigger 8 will go to zero. In the third quarter of the measure, under the action of the a6 command, the value of the function

appears on the controlled input of trigger 12, and if it is equal to "1", then trigger 12 will go over (or remain) in state "1", and if

then trigger 12 will not change its state. Thus, the output of the memory cell 12 will be the result of the calculation of the function

At the next step, this result can be written into

blocks

15 or 14 under the action of control signals C1 ... C3 110 or 001, respectively, with C6 = 0.

В таблице на фиг. 9 также обозначены логические операции в соответствии с кодами команд C1...C5. При этом X(БH) _→ Tp1 соответствует записи одного из значений X1. ..Xn из блока БН 1 в первую ячейку памяти 8, X(БOП) _→ Tp1 означает запись переменной X из блока БОП 15 в первую ячейку памяти 8, Tp1 _→ Tp2 обозначает запись переменной с выхода первой ячейки памяти 8 во вторую ячейку памяти 12. In the table of FIG. 9 also indicates logical operations in accordance with the codes of commands C1 ... C5. Moreover, X (BH) _ → Tp1 corresponds to writing one of the values of X1. ..Xn from block BN 1 to the first memory cell 8, X (BOP) _ → Tp1 means writing the variable X from the BOP block 15 to the first memory cell 8, Tp1 _ → Tp2 means writing the variable from the output of the first memory cell 8 to the second cell memory 12.

Введение преобразователя кода 4 в устройство позволило уменьшить количество линий связи между программным блоком 17 и блоком коммутации 2 с шести до пяти при сохранении функциональных возможностей устройства, что в свою очередь упрощает процесс программирования соответствующими блоками внутри устройства. В этом состоит технико-экономический эффект. The introduction of the code converter 4 into the device made it possible to reduce the number of communication lines between the program unit 17 and the switching unit 2 from six to five while maintaining the functionality of the device, which in turn simplifies the programming process with the corresponding blocks inside the device. This is the technical and economic effect.

Claims

A programmable device for the logical control of electric drives and signaling, containing input and output blocks, a RAM block, address and command buses, a program block, a switching block and a synchronization block with a pulse generator, the first output of which is connected to the first inputs of the output block and the RAM block, and the second output of the synchronization block is connected to the input of the program block, the outputs of the latter are connected by address buses with input and output blocks and a RAM block, and by command buses ami - with the inputs of the switching unit containing the decoder, element 2 - 2I - 2OR, two EXCLUSIVE OR elements, two AND elements and two controllable memory cells, while the first and second outputs of the decoder are connected to the first inputs of element 2 - 2I - 2OR, the second the inputs of which are connected to the outputs of the input block and the RAM block, and the output is connected to the first input of the first EXCLUSIVE OR element, the output of which is connected to the first input of the first AND element, the second input of which is connected to the first output of the synchronization block, and the output is connected to the control the input of the first managed memory cell, the output of which is connected to the first input of the second EXCLUSIVE OR element, the second and third inputs of which are connected to the third and fourth outputs of the decoder, also connected to the third inputs of the RAM block and input block, respectively, and the output is connected to the first input of the second element And, the second input of which is connected to the third output of the synchronization unit, and the output is connected to the control input of the second memory cell, the information input of the latter is connected to the output of the element NOT, and the output connected to the second inputs of the RAM block and the output block, the second input of the second element EXCLUSIVE OR connected to the input of the element NOT, characterized in that a code converter with a relationship of input and output parameters is entered into the switching block, the inputs of the code converter are connected to the first five outputs of the program block , and the outputs, respectively, to the three inputs of the decoder, the second input of the first element EXCLUSIVE OR, the second input of the second element EXCLUSIVE OR, the third input of the second element I.