RU2154852C1

RU2154852C1 - Programmable device for logic control of electric drives, electronic gates and alarm

Info

Publication number: RU2154852C1
Application number: RU99124779A
Authority: RU
Inventors: Б.Г. Терехин
Original assignee: Терехин Борис Германович
Priority date: 1999-11-24
Filing date: 1999-11-24
Publication date: 2000-08-20

Abstract

FIELD: control units, in particular, for automation of industrial processes. SUBSTANCE: switching-computing unit of device has introduced controlled memory unit with direct and inverse outputs, second, third and fourth AND gates, OR gate and NOT gate with respective connections. Output of third AND gate is connected to introduced interruption unit, which has AND gate, first and second electronic gates and memory units with control inputs and respective connections. EFFECT: increased speed of device due to decreased number of cycles for execution of logical operations. 9 dwg

Description

Устройство относится к средствам управления и может применяться при автоматизации в технологических процессах и в производстве. The device relates to controls and can be used in automation in technological processes and in production.

Известно устройство, содержащее входной блок, блок коммутации, подключенный своим выходом к вычислительному блоку, выход которого связан с блоком оперативной памяти и выходным блоком, программный блок, связанный выходами через командные и адресные шины с входами всех вышеперечисленных блоков, генератор импульсов /А.С. N 1652964 G 05 B 19/08, 1991 г./. A device is known that contains an input unit, a switching unit connected by its output to a computing unit, the output of which is connected to a random access memory unit and an output unit, a program unit connected by outputs through command and address buses with inputs of all of the above blocks, a pulse generator / A.C. . N 1652964 G 05 B 19/08, 1991 /.

Недостатком данного устройства является сложность коммутационного и вычислительного блоков. The disadvantage of this device is the complexity of the switching and computing units.

Наиболее близким по технической сущности является устройство, содержащее входной и выходной блоки, блоки оперативной памяти и синхронизации, адресные шины, генератор импульсов, программный блок, блок коммутации и вычисления, состоящий из трехвходового дешифратора, трех двухвходовых элементов И, элемента ИЛИ, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и управляемой ячейки памяти, командных шин, поступающих с соответствующих выходов программного блока /патент N 1801223 от 9.10.92 г./. The closest in technical essence is a device containing input and output blocks, RAM and synchronization blocks, address buses, pulse generator, program block, switching and computing unit, consisting of a three-input decoder, three two-input AND elements, an OR element, an EXCLUSIVE OR element and a controlled memory cell, command buses coming from the corresponding outputs of the software unit / patent N 1801223 from 10.10.92, /.

К недостаткам этого устройства можно отнести относительно низкое быстродействие, связанное с большим количеством тактов при вычислении логических функций. The disadvantages of this device include the relatively low speed associated with a large number of clock cycles in the calculation of logical functions.

Целью предлагаемого изобретения является повышение быстродействия устройства. The aim of the invention is to increase the speed of the device.

Поставленная цель достигается тем, что в устройство, содержащее входной и выходной блоки, блок оперативной памяти, блок синхронизации, коммутационно-вычислительный блок, содержащий трехвходовый дешифратор, элемент 2-2И-2ИЛИ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и первый элемент И, первые входы элемента 2-2И-2ИЛИ соединены соответственно с первым и вторым выходами дешифратора, вторые входы элемента 2-2И-2ИЛИ подключены соответственно к выходу входного блока, соединенного первой и второй группами входов соответственно к выходу входного блока, соединенного первой и второй группами входов соответственно с группой информационных выходов объекта управления и с соответствующими адресными шинами, поступающими с выходов объекта управления и с соответствующими адресными шинами, поступающими с выходов программного блока, и к выходу блока оперативной памяти, выход элемента 2-2И-2ИЛИ подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с соответствующим командным выходом программного блока, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым входом первого элемента И, подключенного вторым входом к первому выходу блока синхронизации, соединенному вторым выходом с первыми управляющими входами блока оперативной памяти и выходного блока, группа входов которых соединена с группой адресных выходов программного блока, а информационные входы объединены, третий выход блока синхронизации соединен со счетным входом программного блока, третий и четвертый выходы дешифратора связаны соответственно с вторыми управляющими входами блока оперативной памяти и выходного блока, в командно-вычислительный блок введены управляемая ячейка памяти с прямым и инверсным выходами, второй, третий и четвертый элементы И, элемент ИЛИ и элемент НЕ, причем управляющий вход ячейки памяти соединен с выходом первого элемента И, ее информационный вход связан с выходом элемента ИЛИ, первый вход которого подключен к выходу второго элемента И, первый вход последнего соединен с первым входом третьего элемента И и с соответствующей командной шиной программного блока, а второй вход с выходом элемента НЕ, вход элемента НЕ связан со вторым входом третьего элемента И и первым входом четвертого элемента И, второй вход которого подключен к инверсному выходу ячейки памяти, его же выход соединен с вторым входом элемента ИЛИ, прямой выход ячейки памяти связан с информационными входами выходного блока и блока оперативной памяти и третьим входом третьего элемента И, его четвертый вход подключен к третьему выходу блока синхронизации, а выход третьего элемента И соединен с введенным также блоком прерывания, содержащим элемент И, первый и второй электронные ключи, ячейки памяти с управляющими входами, причем первый электронный ключ связан информационными входами с четырьмя соответствующими командными шинами программного блока, управляющим входом с соответствующей командной шиной программного блока, а выходы первого электронного ключа подключены соответственно к трем входам дешифратора и входу элемента НЕ коммутационно-вычислительного блока, ячейки памяти соединены информационными входами с соответствующими командными и адресными шинами, идущими с выходов программного блока, а управляющими входами с выходом элемента И, входы которого связаны соответственно с вторым выходом блока синхронизации и с управляющим входом первого электронного ключа, выходы ячеек связаны с информационными входами второго электронного ключа, управляющий вход которого подключен к выходу третьего элемента И коммутационно-вычислительного блока, в выходы второго электронного ключа соединены с установочными входами программного блока. This goal is achieved by the fact that in the device containing the input and output blocks, a random access memory block, a synchronization block, a switching and computing unit containing a three-input decoder, a 2-2I-2OR element, an EXCLUSIVE OR element and a first AND element, the first inputs of element 2 -2I-2OR connected respectively to the first and second outputs of the decoder, the second inputs of the element 2-2I-2OR connected respectively to the output of the input block connected by the first and second groups of inputs, respectively, to the output of the input block connected the first and second groups of inputs, respectively, with the group of information outputs of the control object and with the corresponding address buses coming from the outputs of the control object and with the corresponding address buses coming from the outputs of the program unit, and to the output of the RAM block, the output of the 2-2I-2 OR element is connected to the first input of the EXCLUSIVE OR element, the second input of which is connected to the corresponding command output of the program block, the output of the EXCLUSIVE OR element is connected to the first input of the first AND element, by connected by the second input to the first output of the synchronization block, connected by the second output to the first control inputs of the RAM block and the output block, the group of inputs of which is connected to the group of address outputs of the program block, and the information inputs are combined, the third output of the synchronization block is connected to the counting input of the program block, the third and fourth outputs of the decoder are connected respectively to the second control inputs of the RAM block and the output block; adjustable memory cell with direct and inverse outputs, the second, third and fourth AND elements, the OR element and the NOT element, the control input of the memory cell connected to the output of the first AND element, its information input connected to the output of the OR element, the first input of which is connected to the output of the second AND element, the first input of the last is connected to the first input of the third AND element and to the corresponding command bus of the program unit, and the second input with the output of the NOT element, the input of the element is NOT connected to the second input of the third AND element and the first input the house of the fourth AND element, the second input of which is connected to the inverse output of the memory cell, its own output is connected to the second input of the OR element, the direct output of the memory cell is connected to the information inputs of the output block and the RAM unit and the third input of the third AND element, its fourth input is connected to the third output of the synchronization unit, and the output of the third element And is connected to the interrupt block also introduced, containing the element And, the first and second electronic keys, memory cells with control inputs, the first electronic This key is connected by information inputs with four corresponding command bus of the program unit, the control input with the corresponding command bus of the program unit, and the outputs of the first electronic key are connected respectively to the three inputs of the decoder and the input of the element NOT of the switching and computing unit, the memory cells are connected by information inputs to the corresponding command and address buses coming from the outputs of the program unit, and control inputs with the output of the And element, the inputs of which are connected respectively etstvenno a second output synchronization unit and to a control input of the first electronic switch cell outputs are connected to data inputs of the second electronic key, a control input of which is connected to the output of the third element and the switching and computing unit in the outputs of the second electronic switch coupled to the mounting inputs program block.

Предлагаемое устройство поясняется фиг. 1
Устройство состоит из входного блока 1, соответствующие входы которого подключены к первичным датчикам /на чертеже не показаны/, с которых поступают сигналы X1. ..X, и адресным шинам, а выход соединен с блоком коммутационно-вычислительным /далее БКВ/ 2, содержащим дешифратор 3, связанный двумя выходами соответственно с входами элемента 2-2И-2ИЛИ 4, выход которого через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5 и первый элемент И 6 подключен к управляющему входу ячейки памяти с прямым и инверсным выходами 7, информационный вход которой соединен с выходом элемента ИЛИ 8, первый вход которого связан с выходом второго элемента И 9, входы последнего связаны с входом третьего элемента И 10 и выходом элемента НЕ 11, вход которого подключен к входу четвертого элемента И 12, прямой выход ячейки памяти соединен с информационными входами выходного блока 13 и блока оперативной памяти 14, связанных входами с одним из выходов блока синхронизации 15, другой выход которого соединен с входом программного блока 16, выходы последнего связаны с блоком прерывания 17, содержащего первый электронный ключ 18, связанный своим управляющим входом с первым входом элемента И 19, выход которого подключен к управляющим входам ряда ячеек памяти 20, прямые и инверсные выходы которых соединены с входами второго электронного ключа 21.The proposed device is illustrated in FIG. 1
The device consists of an input unit 1, the corresponding inputs of which are connected to the primary sensors / not shown / in the drawing, from which signals X1 are received. ..X, and address buses, and the output is connected to the switching-computing unit / hereinafter BKV / 2, containing the decoder 3, connected by two outputs respectively to the inputs of the element 2-2I-2 OR 4, the output of which is through the element EXCLUSIVE OR 5 and the first element And 6 is connected to the control input of the memory cell with direct and inverse outputs 7, the information input of which is connected to the output of the OR element 8, the first input of which is connected to the output of the second element And 9, the inputs of the latter are connected to the input of the third element And 10 and the output of the element NOT 11 whose input is connected to the input of the fourth element And 12, the direct output of the memory cell is connected to the information inputs of the output block 13 and the RAM block 14, connected by inputs to one of the outputs of the synchronization block 15, the other output of which is connected to the input of the program block 16, the outputs of the latter are connected to the block interruption 17, containing the first electronic key 18, connected by its control input to the first input of AND element 19, the output of which is connected to the control inputs of a number of memory cells 20, the direct and inverse outputs of which are connected to the input mi of the second electronic key 21.

C1...C6, C_j+1 - командные шины с выходов программного блока 16 C7...C_j - адресные шины с выходов программного блока 16, определяющие адреса операндов X1...X_n входного блока 1 и соответствующих адресов ячеек памяти блока оперативной памяти и выходного блока /14, 13/.C1 ... C6, C _{j + 1} - command buses from the outputs of program block 16 C7 ... C _j - address buses from the outputs of program block 16, which determine the addresses of operands X1 ... X _{n of} input block 1 and the corresponding addresses of memory cells block RAM and the output block / 14, 13 /.

- сигналы, устанавливающие счетные триггеры во внеочередной такт в блоке программ 16, где

принимает значение a и a'.

- signals that set the counting triggers in an extraordinary cycle in the program block 16, where

takes the values a and a '.

В качестве ячейки памяти 7 можно использовать стандартный двухступенчатый Д-триггер. As memory cell 7, you can use the standard two-stage D-trigger.

Работа первого электронного ключа /далее ЭК1/ 18 заключается в том, что при подаче на его вход команды C_j+1=1, на его выходах C'3...C'6 присутствуют логические нули, независимо от значений сигналов на его входах C3...C6. При C_j+1= 0 значения на выходах C'3...C'6 повторяют значения на входах C3...C6 ЭК1, 18.The operation of the first electronic key / further EK1 / 18 is that when a command C _{j + 1} = 1 is applied to its input, logical zeros are present at its outputs C'3 ... C'6, regardless of the values of the signals at its inputs C3 ... C6. When C _{j + 1} = 0, the values at the outputs C'3 ... C'6 repeat the values at the inputs C3 ... C6 EK1, 18.

Работа ряда ячеек памяти /далее ЯП/ 20 состоит в том, что при команде на их управляющем входе C_j+1=1 происходит запись значений сигналов на входах C3. . .C_j в ячейки памяти ЯП 20 в момент поступления сигнала из программного блока 15, что фиксируется сигналом на выходе элемента И 19.The work of a number of memory cells / hereinafter referred to as YP / 20 consists in the fact that when a command is entered at their control input C _{j + 1} = 1, the values of the signals at the inputs of C3 are recorded. . .C _j in the memory cell YaP 20 at the time of receipt of the signal from the program unit 15, which is fixed by the signal at the output of the element And 19.

Работа второго электронного ключа /далее ЭК2/ 21 заключается в том, что при единичной команде, поступающей на его командный вход с выхода третьего элемента И 10, прямые и инверсные значения сигналов C3...C_j, ранее записанных в ряд ЯП 20, считываются и в виде сигналов a1...a_m поступают на установочные входы счетных триггеров 46 /см. далее по тексту/ программного блока 17, устанавливая триггеры 46 в определенное положение, соответствующее внеочередному такту.The work of the second electronic key / hereinafter EC2 / 21 consists in the fact that with a single command arriving at its command input from the output of the third element And 10, the direct and inverse values of the signals C3 ... C _j previously recorded in a series of PL 20 are read and in the form of signals a1 ... a _m arrive at the installation inputs of counting triggers 46 / cm. further in the text / program block 17, setting the triggers 46 in a certain position corresponding to an extraordinary beat.

Входной блок 1 /фиг. 2/ содержит элементы согласования 22, связанные входами X1. . .X_n с датчиками, а выходами с первыми входами элементов И 23, выходы которых, через элемент ИЛИ 24 соединены с блоком 2, а вторые входы элементов И 23 подключены к выходам дешифратора 25, входы которого соединены адресными шинами с блоком программ 16. В соответствии с сигналами C7...C_j адресных шин переменные X1...X_n поочередно считываются и подаются на вход блока 2.The input unit 1 / Fig. 2 / contains matching elements 22 connected by inputs X1. . .X _n with sensors and outputs with the first inputs of the AND 23 elements, the outputs of which, through the OR 24 element, are connected to block 2, and the second inputs of the AND 23 elements are connected to the outputs of the decoder 25, the inputs of which are connected by address buses to the program block 16. B in accordance with the signals C7 ... C _{j of the} address buses, the variables X1 ... X _{n are} alternately read and fed to the input of block 2.

Блок оперативной памяти 14, представленный на фиг. 3, содержит элементы И 26 обращения к ячейкам памяти 27, элементы считывания 28 /например элементы И/, элемент ИЛИ 29, первый и второй дешифраторы 30, при этом через соответствующий элемент 26 или 28 заносится или считывается информация по командам из дешифратора 3 блока 2 и в соответствии с сигналами C7...C_j адресных шин.The RAM block 14 shown in FIG. 3, contains elements 26 of accessing memory cells 27, reading elements 28 / for example, And / elements, OR element 29, first and second decoders 30, while information on commands from the decoder 3 of block 2 is entered or read through the corresponding element 26 or 28 and in accordance with the signals C7 ... C _{j of the} address lines.

Выходной блок 13 /фиг. 4/ состоит из элементов И 31, ячеек памяти 32, куда заносится информация с выхода ячейки памяти 7 блока 2, и соответствующих усилителей 33, передающих логические сигналы из ячеек памяти на электроприводы и т. д. по адресам, определяемым сигналами C7...C_j и соответствующей командой с выхода дешифратора 3 блока 2, которые поступают на соответствующие входы дешифратора 34.The output unit 13 / Fig. 4 / consists of AND elements 31, memory cells 32, where information from the output of memory cell 7 of block 2 is entered, and corresponding amplifiers 33 that transmit logical signals from memory cells to electric drives, etc., at the addresses determined by signals C7 ... C _j and the corresponding command from the output of the decoder 3 of block 2, which are supplied to the corresponding inputs of the decoder 34.

Блок синхронизации 15 известной конструкции /фиг. 5/ содержит первый счетный триггер 35, подключенный прямым выходом к элементу И 36, а инверсным выходом к первым входам элементов И 37 и И 38, второй вход последнего подключен к выходу элемента И 39, входы которого связаны с прямым выходом второго счетного триггера 40 и с выходом инвертора 41, вход которого вместе с входом триггера 35 подключены к генератору прямоугольных импульсов 42. Работа блока 15 поясняется диаграммами на фиг. 6 и фиг. 7. The synchronization unit 15 of the known design / Fig. 5 / contains the first counting trigger 35 connected by a direct output to the And 36 element, and the inverse output to the first inputs of the And 37 and And 38 elements, the second input of the last connected to the output of the And 39 element, the inputs of which are connected to the direct output of the second counting trigger 40 and with the output of the inverter 41, the input of which, together with the input of the trigger 35, is connected to the square-wave generator 42. The operation of block 15 is illustrated by the diagrams in FIG. 6 and FIG. 7.

Программный блок 16 известной конструкции /фиг. 8/ состоит из счетчика импульсов с установочными входами R и S 43, на счетный вход которого поступают импульсы из блока 15, а на установочные входы подаются сигналы a1... a_m и a'1...a_m', которые при нулевом сигнале на выходе элемента И 10 блока 2 и тем самым на командном входе ЭК2 21 блока 17 все равны "0" или "1" в зависимости от типа счетных триггеров, обеспечивают работу этих триггеров в счетном режиме, если же на командном входе ЭК2 21 присутствует единичный сигнал, то прямые a1...a_m и инверсные a'1...a'_m сигналы ранее записанных в ЯП20 значений C3...C_j поступят с выходов ячеек памяти 20 на установочные R и S входы счетных триггеров, устанавливая их во внеочередное состояние. Дешифратор 44 распределяет импульсы по элементам постоянной памяти 45 /например, серии ПЗУ 155РЕ3/, на которые записываются программы работы всего устройства. Подробнее схема счетчика 43 представлена на фиг. 9, где индексом 46 обозначены счетные триггеры с установочными R и S входами.The program unit 16 of the known design / Fig. 8 / consists of a pulse counter with installation inputs R and S 43, the counting input of which receives pulses from block 15, and the signals a1 ... a _m and a'1 ... a _m ', which at zero the signal at the output of element And 10 of block 2, and thus at the command input of EC2 21 of block 17, are all equal to "0" or "1" depending on the type of counting triggers, ensure that these triggers work in counting mode, if at the command input of EC2 21 a single signal, then the lines a1 ... a _m and inverse a'1 ... a _'m signals previously recorded values in YAP20 C3 ... C _j will go to output in the memory cells 20 on the adjusting R and S inputs of flip-flops counting, setting them in an emergency condition. Decoder 44 distributes the pulses to the elements of read-only memory 45 / for example, the ROM series 155RE3 /, onto which the programs of the entire device are recorded. A more detailed diagram of the counter 43 is shown in FIG. 9, where the index 46 denotes counting triggers with installation R and S inputs.

Заметим, что запись информации, поступающей на вход ячейки памяти 7 из элемента ИЛИ 8, происходит по заднему фронту импульса, приходящему с выхода элемента И 6 на управляющий вход ячейки памяти 7. Note that the recording of information received at the input of the memory cell 7 from the OR element 8 occurs along the trailing edge of the pulse coming from the output of the And 6 element to the control input of the memory cell 7.

Отметим, что каждая переменная из всех рассматриваемых нами может принимать значение либо логического "0", либо логической "1". Note that each variable of all considered by us can take the value of either a logical "0" or a logical "1".

Примем, что при значении C'3=1, C'4=0 и C'5=0 активизируется верхний выход дешифратора 3 блока 2 и в соответствии с текущим адресом C7...C_j произойдет подача одного из сигналов X1...X_n с выхода входного блока 1 на верхний /первый/ вход элемента 4 и далее на вход элемента 5, при C'3=0, C'4= 1 и C'5=0 активизируется второй выход дешифратора 3 и переменная из ячейки памяти с адресом C7...C_j БОП 13 через элемент 4 поступит на вход элемента 5. При C'3=0, C'4=0 и C'5=1 активизируется третий выход дешифратора 3 и на вход выходного блока 13 поступит команда на запись информации по адресу C7...C_j с выхода ячейки памяти 7 блока 2. При C'3=1, C'4=0 и C'5=1 активизируется четвертый /нижний/ выход дешифратора и на вход БОП 13 поступит команда на запись информации с выхода ячейки 7.We assume that with the value C'3 = 1, C'4 = 0 and C'5 = 0, the upper output of the decoder 3 of block 2 is activated and, in accordance with the current address C7 ... C _j , one of the signals X1 ... X _n from the output of input block 1 to the top / first / input of element 4 and then to the input of element 5, with C'3 = 0, C'4 = 1 and C'5 = 0, the second output of decoder 3 and the variable from the memory cell are activated with the address C7 ... C _j BOP 13 through element 4 will go to the input of element 5. When C'3 = 0, C'4 = 0 and C'5 = 1, the third output of the decoder 3 is activated and the input of the output block 13 will receive a command to record information at the address C7 ... C _j from the output of the memory cell 7 of block 2. At C'3 = 1, C'4 = 0 and C'5 = 1, the fourth / lower / decoder output is activated and the input of the BOP 13 receives a command to record information from the output of cell 7.

Принцип действия предлагаемого устройства рассмотрим на двух примерах. Отметим, что вычисление логических функций в базисе И, ИЛИ, НЕ в предлагаемом устройстве реализуется при C'6=0 аналогично прототипу. The principle of operation of the proposed device will consider two examples. Note that the calculation of logical functions in the basis of AND, OR, NOT in the proposed device is implemented at C'6 = 0 similarly to the prototype.

В первом примере рассмотрим вычисление функции ИСКЛЮЧАЮЩЕЕ ИЛИ от двух переменных X1 и X'2:
X1⊕X′2. (1)
При вычислении функции /1/ в устройстве, принятом за прототип, потребуется 9 тактов, что легко проверить, реализуя функцию /1/ в предлагаемом устройстве при C'6=0. Представим функцию /1/ в виде

Допустим, что X'2 была ранее записана в блок БОП 13.In the first example, we consider the calculation of the function EXCLUSIVE OR of two variables X1 and X'2:
X1⊕X′2. (1)
When calculating the function / 1 / in the device adopted as a prototype, 9 cycles are required, which is easy to verify by implementing the function / 1 / in the proposed device with C'6 = 0. We represent the function / 1 / in the form

Assume that X'2 was previously written to the BOP block 13.

На первом такте ячейка памяти 7 устанавливается в единичное состояние при C1= 1, C2=1, C'3...C'6=0, на втором такте при C1=1, C2=0, C'3=1 C'4... C'6= 0 и соответствующих значениях C7...C_j переменная X1 поступает на вход элемента 5 и, если X1=0, то логический нуль записывается в ячейку 7, при X1= 1 значение ячейки 7 не меняется. На третьем такте, если C1=0, C2=0, C'3=0, C'4=1, C'5=0 и C'6=0, значение X'2 в соответствии с C7...C_j из БОП 14 поступает на вход элемента 5 и при X'2=1 произойдет запись "0" в ячейку 7, а при X'2= 0 значение ячейки 7 сохранится. Произойдет вычисление функции

с результатом в ячейке памяти 7. На четвертом такте под действием команд C'3= 1, C'4=0, C'5=1 и C'6=0 во второй четверти такта произойдет запись результата вычисления функции

в БОП 14, а в третьей четверти такта при C1=1, C2= 1 в ячейку 7 запишется логическая "1". На пятом, шестом и седьмом тактах произойдут вышеописанные процессы по вычислению второй конъюнкции функции /1/, т.е.

и записи результата в БОП 14, на седьмом же такте в третьей четверти логический "0" запишется в ячейку 7. На восьмом и девятом тактах при C1=0, C2=1, C'3=0, C'4=1, C'5=0 и C'6=0 в соответствующих адресах C7... C_j произойдет вычисление всей функции /1/ и результат вычисления будет находиться в ячейке 7. При необходимости этот результат запишется в выходной блок 13 по командам C'3=0, C'4=0, C'5=1 и соответствующем адресе C7..C_j на десятом такте.At the first measure, memory cell 7 is set to a single state at C1 = 1, C2 = 1, C'3 ... C'6 = 0, at the second measure, at C1 = 1, C2 = 0, C'3 = 1 C ' 4 ... C'6 = 0 and the corresponding values of C7 ... C _{j, the} variable X1 goes to the input of element 5 and, if X1 = 0, then the logical zero is written to cell 7, with X1 = 1 the value of cell 7 does not change. On the third step, if C1 = 0, C2 = 0, C'3 = 0, C'4 = 1, C'5 = 0 and C'6 = 0, the value of X'2 in accordance with C7 ... C _j from BOP 14 it enters the input of element 5 and at X'2 = 1, "0" will be recorded in cell 7, and at X'2 = 0 the value of cell 7 will be saved. Function will be calculated

with the result in the memory cell 7. On the fourth step under the action of the commands C'3 = 1, C'4 = 0, C'5 = 1 and C'6 = 0 in the second quarter of the measure, the result of the function calculation will be recorded

in BOP 14, and in the third quarter of the clock cycle with C1 = 1, C2 = 1, logical “1” is written to cell 7. At the fifth, sixth and seventh measures, the above processes will occur to calculate the second conjunction of the function / 1 /, i.e.

and recording the result in BOP 14, on the seventh measure in the third quarter, the logical “0” will be written to cell 7. On the eighth and ninth measures, with C1 = 0, C2 = 1, C'3 = 0, C'4 = 1, C '5 = 0 and C'6 = 0 at the corresponding addresses C7 ... C _{j the} whole function / 1 / will be calculated and the result of the calculation will be in cell 7. If necessary, this result will be written to output block 13 by the commands C'3 = 0, C'4 = 0, C'5 = 1 and the corresponding address C7..C _j on the tenth step.

Вычислим функцию /1/ с использованием введенных в блок 2 логических элементов и связей. На первом такте описанным выше способом запишем логический "0" в ячейку памяти 7 блока 2. На втором такте при C1=0, C'3=1, C'4=0, C'5= 0, C'6=1 переменная X1 из блока 1 поступит на вход элемента 5 и, если X1=0, то на выходе элементов 5 и 6 будут "0" и состояние ячейки 7 не изменится, т. е. на ее инверсном выходе имеется логическая "1". Если же X1=1, то на выходе 5 также логическая "1", которая вместе с импульсом с выхода блока 15 создаст на выходе элемента 6 единичный импульс, переводящий ячейку памяти 7 в единичное состояние. На третьем такте C1=0, C'3=0, C'4=1, C'5=0, C'6=1 и при соответствующем адресе C7...C_j значение X'2 из блока БОП14 поступит на вход элемента 5 и, если X'2=0, то состояние ячейки памяти 7 не изменится, при X'2= 1 состояние ячейки памяти 7 изменится на противоположное, т.е. ячейка памяти 7 при C'6=1 работает в режиме счетного триггера. Таким образом, вышеописанный процесс позволяет вычислять широко распространенную функцию ИСКЛЮЧАЮЩЕЕ ИЛИ за меньшее количество тактов, чем в прототипе, т.к. уже на третьем такте мы имеем результат вычисления функции /1/ в ячейке памяти 7. Действительно, при любых одинаковых значениях X1 и X'2 в ячейке 7 имеет место логический нуль, а при различных значениях X1 и X'2 в функции /1/ в ячейке 7 находится логическая единица, что является результатом вычисления функции /1/. На четвертом такте результат может быть отправлен в БОП14.We calculate the function / 1 / using the logical elements and relationships introduced in block 2. On the first step, as described above, we write the logical "0" in the memory cell 7 of block 2. On the second step, with C1 = 0, C'3 = 1, C'4 = 0, C'5 = 0, C'6 = 1 variable X1 from block 1 will go to the input of element 5 and, if X1 = 0, then at the output of elements 5 and 6 there will be "0" and the state of cell 7 will not change, that is, at its inverse output there is a logical "1". If X1 = 1, then output 5 also has a logical "1", which, together with the pulse from the output of block 15, will create a single pulse at the output of element 6, which transfers memory cell 7 to a single state. On the third step, C1 = 0, C'3 = 0, C'4 = 1, C'5 = 0, C'6 = 1 and with the corresponding address C7 ... C _{j, the} value X'2 from the BOP14 block will be input element 5 and, if X'2 = 0, then the state of memory cell 7 will not change, with X'2 = 1 the state of memory cell 7 will change to the opposite, i.e. memory cell 7 with C'6 = 1 operates in the mode of counting trigger. Thus, the above process allows you to calculate the widespread function EXCLUSIVE OR for fewer clock cycles than in the prototype, because already on the third step, we have the result of calculating the function / 1 / in memory cell 7. Indeed, for any identical values of X1 and X'2, a logical zero takes place in cell 7, and for different values of X1 and X'2 in the function / 1 / in cell 7 is a logical unit, which is the result of the calculation of the function / 1 /. On the fourth measure, the result can be sent to BOP14.

Рассмотрим второй пример. До этого примера принималось, что C_j+=0.Consider the second example. Prior to this example, it was assumed that C _{j +} = 0.

Допустим, как это часто требуется в системах управления, необходимо сравнить два двоичных кода на их равенство и допустим процесс сравнения кодов организован так, что, если в его конце имеем логический "0", то коды равны, а если "1", то не равны. Например, сравниваются первый и второй коды 101. . . и 100..., поступающие на входы X1...X_n блока 1. Принцип сравнения основан на поразрядном вычислении функции /1/ от двух соответствующих разрядов представленных кодов и далее результаты этих вычислений реализуют с помощью функции ИЛИ и, если в результате получается "0", то коды равны.Suppose, as is often required in control systems, it is necessary to compare two binary codes for their equality and suppose the code comparison process is organized so that if we have a logical “0” at the end, then the codes are equal, and if “1”, then not are equal. For example, the first and second codes 101 are compared.. . and 100 ... arriving at the inputs X1 ... X _{n of} block 1. The principle of comparison is based on the bitwise calculation of the function / 1 / from two corresponding bits of the presented codes, and then the results of these calculations are implemented using the OR function and, if the result is "0" then the codes are equal.

Из первого примера следует, что на вычисление функции /1/ с учетом записи результата в БОП14 требуется четыре такта. Поэтому, чтобы сравнить три разряда каждого кода, потребуется 12 тактов и для реализации функции ИЛИ потребуется еще 4 такта, всего 16 тактов. From the first example it follows that the calculation of the function / 1 /, taking into account the recording of the result in BOP14, requires four clock cycles. Therefore, in order to compare the three digits of each code, it will take 12 clock cycles, and to implement the OR function, it will take another 4 clock cycles, a total of 16 clock cycles.

Приведем сравнение первых трех разрядов представленных кодов с учетом введенного блока 17. На первом такте при C1=1, C2=0, C'6=0 и C_j+1=1 в ЯП 20 из блока 16 запишется двоичный номер такта, на котором готовый результат сравнения двух кодов отправится в БОП14 или блок 13 и в ячейку памяти 7 запишется логический "0". На втором такте при C1=0, C2=0, C'3=1, C'5=0, C'6=1, C_j+1= 0 с учетом кода адреса C7...C_j значение первого разряда первого кода с выхода блока 1 поступает через элемент 5 на вход элемента И 6, на другой вход которого приходит импульс с выхода блока 15 и сигнал с выхода элемента И 6 меняет состояние ячейки 7 с "0" в "1". На третьем такте при C1=0, C2=1, C'3= 1, C'4=0, C'5=0, C'6=1, C_j+1=0 и соответствующих значениях C7...C_j первый разряд второго кода через элементы 5 и 6 меняет информацию в ячейке 7 на противоположную. На четвертом такте при C1, C2, C'4, C'5, C_j+1, равных "0", и C'3, C'6, равных "1", и соответствующих C7...C_j второй разряд первого кода через элементы 5 и 6 поступит на вход ячейки 7, не меняя ее состояния. На пятом такте при C1, C'4, C'5, равных "0", и C2, C'3, C'6, равных "1", и соответствующих C7. . .C_j второй разряд второго кода через элементы 5 и 6 поступит на вход ячейки 7, не меняя ее состояния. На шестом такте под действием команд C1, C2, C'4, C'5, C_j+1, равных "0", и C'3, C'6, равных "1", при соответствующих адресах C7...C_j третий разряд первого кода через элементы 5 и 6 поступит на вход ячейки 7 и изменит ее состояние на противоположное /единичное/. На седьмом такте при C1=0, C2=1, C'3=1, C'4=0, C'5=0, C'6=1, C_j+1= 0 из блока 1 по адресу C7...C_j считается третий разряд второго кода, который обеспечит на выходах элементов 5 и 6 логические "0" и состояние ячейки не изменится, т.е. на прямом выходе ячейки 7 присутствует "1". При этом, учитывая, что C2=1 и C'6=1, на выходе элемента И 10 и в четвертой четверти такта ЭК2 появится "1", ЭК2 21 откроется, передав с выхода ЯП20 записанные туда сигналы на первом такте на установочные входы счетных триггеров 46 программного блока 16, установив их в положение, отвечающее процессу передачи результата сравнения в блоки БОП 14 или 13. Итак, при первом же признаке неравенства кодов их сравнение прекращается и результат передается в блоки 13 и 14. При равенстве кодов вышеуказанное положение установилось бы после сравнения последних разрядов двух кодов.Let us compare the first three digits of the presented codes taking into account the entered block 17. At the first measure with C1 = 1, C2 = 0, C'6 = 0 and C _{j + 1} = 1, in binary 20 from block 16 the binary number of the measure is written, on which the finished result of the comparison of the two codes will be sent to BOP14 or block 13 and the logical "0" will be written to memory cell 7. On the second step, with C1 = 0, C2 = 0, C'3 = 1, C'5 = 0, C'6 = 1, C _{j + 1} = 0, taking into account the address code C7 ... C _{j, the} value of the first bit of the first The code from the output of block 1 enters through the element 5 to the input of the And 6 element, to the other input of which a pulse comes from the output of the block 15 and the signal from the output of the And 6 element changes the state of cell 7 from "0" to "1". On the third step, with C1 = 0, C2 = 1, C'3 = 1, C'4 = 0, C'5 = 0, C'6 = 1, C _{j + 1} = 0 and the corresponding values of C7 ... C _{j the} first bit of the second code through elements 5 and 6 changes the information in cell 7 to the opposite. On the fourth step, with C1, C2, C'4, C'5, C _{j + 1} equal to "0", and C'3, C'6 equal to "1", and the corresponding C7 ... C _j second digit the first code through elements 5 and 6 will go to the input of cell 7 without changing its state. At the fifth measure, with C1, C'4, C'5 equal to "0", and C2, C'3, C'6 equal to "1", and the corresponding C7. . .C _{j the} second bit of the second code through elements 5 and 6 will go to the input of cell 7 without changing its state. At the sixth step, under the action of the commands C1, C2, C'4, C'5, C _{j + 1} equal to "0", and C'3, C'6 equal to "1", with the corresponding addresses C7 ... C _{j the} third bit of the first code through elements 5 and 6 will go to the input of cell 7 and change its state to the opposite / unit /. On the seventh step with C1 = 0, C2 = 1, C'3 = 1, C'4 = 0, C'5 = 0, C'6 = 1, C _{j + 1} = 0 from block 1 at address C7 .. .C _j is considered the third bit of the second code, which will provide logic “0” at the outputs of elements 5 and 6 and the state of the cell will not change, i.e. at the direct output of cell 7 there is a "1". Moreover, taking into account that C2 = 1 and C'6 = 1, “1” appears at the output of the And 10 element and in the fourth quarter of the beat of EC2, EC2 21 will open, transmitting the signals recorded there on the first clock to the setup inputs of the counted flip-flops 46 of program block 16, setting them in a position corresponding to the process of transmitting the comparison result to BOP blocks 14 or 13. So, at the first sign of code inequality, their comparison stops and the result is passed to blocks 13 and 14. If the codes were equal, the above position would be established after comparing the last bits of dv wow codes.

Таким образом, при сравнении трех разрядов двух кодов потребовалось семь тактов вместо шестнадцати при отсутствии блока 17. Более того, без блока 17 сравнение разрядов двух кодов продолжалось бы независимо от неравенства в каких-либо разрядах и закончилось бы после вычисления функции ИЛИ от всех переменных, образованных при реализации функции /1/ по соответствующим разрядам двух кодов. Thus, when comparing three bits of two codes, it took seven cycles instead of sixteen in the absence of block 17. Moreover, without block 17, the comparison of the bits of two codes would continue regardless of the inequality in any bits and would end after calculating the OR function of all variables, formed during the implementation of the function / 1 / by the corresponding bits of two codes.

Вышеприведенные примеры раскрывают принципы работы предлагаемого устройства и методы повышения его быстродействия за счет уменьшения числа тактов при вычислении представленных логических функций, что позволяет сократить время реакции систем управления на изменение входных сигналов, поступающих с объекта управления, и тем самым более точно вести технологические процессы в автоматическом режиме, повышая качество выпускаемого продукта. The above examples disclose the operating principles of the proposed device and methods for increasing its speed by reducing the number of clock cycles in calculating the presented logical functions, which allows to reduce the response time of control systems to changes in input signals coming from the control object, and thereby more accurately conduct technological processes in automatic mode, improving the quality of the product.

Claims

A programmable device for the logical control of electric drives, electronic keys and signaling, containing input and output blocks, a RAM block, a synchronization block, a switching and computing block containing a three-input decoder, an 2-2I-2OR element, an EXCLUSIVE OR element and a first AND element, the first the inputs of the 2-2I-2OR element are connected respectively to the first and second outputs of the decoder, the second inputs of the 2-2I-2OR element are connected respectively to the output of the input block connected by the first and second groups inputs, respectively, with a group of information outputs of the control object and with address buses connected to the corresponding outputs of the program block, and to the output of the RAM block, the output of the 2-2I-2OR element is connected to the first input of the EXCLUSIVE OR element, the second input of which is connected to the corresponding command output program block, the output of the element EXCLUSIVE OR is connected to the first input of the first element And, connected by the second input to the first output of the synchronization block, connected by the second output to the first control by the input inputs of the RAM block and the output block, the input groups of which are connected to the group of address outputs of the program block, and the information inputs are combined, the third output of the synchronization block is connected to the counting input of the program block, the third and fourth outputs of the decoder are connected to the second control inputs of the RAM block, respectively and an output unit, characterized in that the command-computing unit comprises a controllable memory cell with direct and inverse outputs, a second, third and fourth element And the OR element and the NOT element, the control input of the memory cell being connected to the output of the first AND element, its information input connected to the output of the OR element, the first input of which is connected to the output of the second AND element, the first input of the last connected to the first input of the third AND element and with the corresponding command bus of the software unit, and the second input - with the output of the element NOT, the input of which is connected to the second input of the third element And and the first input of the fourth element And, the second input of which is connected to the inverse output of the memory cell If the output is connected to the second input of the OR element, the direct output of the memory cell is connected to the information inputs of the output unit and the RAM block, as well as to the third input of the third AND element, the fourth input of which is connected to the third output of the synchronization unit, and the output is connected to the input an interrupt unit containing an AND element, first and second electronic keys, memory cells with control inputs, the first electronic key being connected by information inputs to four corresponding command buses of the software block OK, the control input is with another command bus of the program unit, and the outputs of the first electronic key are connected respectively to the three inputs of the decoder and the input of the element NOT of the switching and computing unit, the memory cells are connected by information inputs with the corresponding command and address buses coming from the outputs of the program unit and the control inputs - with the output of the AND element, the inputs of which are connected respectively with the second output of the synchronization unit and with the control input of the first electronic key, the outputs are memory associated with the data inputs of the second electronic key, a control input of which is connected to the output of the third AND element switching-computing unit, and outputs the second electronic switch coupled to the mounting block inputs software.