RU2154852C1 - Programmable device for logic control of electric drives, electronic gates and alarm - Google Patents
Programmable device for logic control of electric drives, electronic gates and alarm Download PDFInfo
- Publication number
- RU2154852C1 RU2154852C1 RU99124779A RU99124779A RU2154852C1 RU 2154852 C1 RU2154852 C1 RU 2154852C1 RU 99124779 A RU99124779 A RU 99124779A RU 99124779 A RU99124779 A RU 99124779A RU 2154852 C1 RU2154852 C1 RU 2154852C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- output
- block
- inputs
- outputs
- Prior art date
Links
Images
Landscapes
- Logic Circuits (AREA)
Abstract
Description
Устройство относится к средствам управления и может применяться при автоматизации в технологических процессах и в производстве. The device relates to controls and can be used in automation in technological processes and in production.
Известно устройство, содержащее входной блок, блок коммутации, подключенный своим выходом к вычислительному блоку, выход которого связан с блоком оперативной памяти и выходным блоком, программный блок, связанный выходами через командные и адресные шины с входами всех вышеперечисленных блоков, генератор импульсов /А.С. N 1652964 G 05 B 19/08, 1991 г./. A device is known that contains an input unit, a switching unit connected by its output to a computing unit, the output of which is connected to a random access memory unit and an output unit, a program unit connected by outputs through command and address buses with inputs of all of the above blocks, a pulse generator / A.C. . N 1652964 G 05 B 19/08, 1991 /.
Недостатком данного устройства является сложность коммутационного и вычислительного блоков. The disadvantage of this device is the complexity of the switching and computing units.
Наиболее близким по технической сущности является устройство, содержащее входной и выходной блоки, блоки оперативной памяти и синхронизации, адресные шины, генератор импульсов, программный блок, блок коммутации и вычисления, состоящий из трехвходового дешифратора, трех двухвходовых элементов И, элемента ИЛИ, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и управляемой ячейки памяти, командных шин, поступающих с соответствующих выходов программного блока /патент N 1801223 от 9.10.92 г./. The closest in technical essence is a device containing input and output blocks, RAM and synchronization blocks, address buses, pulse generator, program block, switching and computing unit, consisting of a three-input decoder, three two-input AND elements, an OR element, an EXCLUSIVE OR element and a controlled memory cell, command buses coming from the corresponding outputs of the software unit / patent N 1801223 from 10.10.92, /.
К недостаткам этого устройства можно отнести относительно низкое быстродействие, связанное с большим количеством тактов при вычислении логических функций. The disadvantages of this device include the relatively low speed associated with a large number of clock cycles in the calculation of logical functions.
Целью предлагаемого изобретения является повышение быстродействия устройства. The aim of the invention is to increase the speed of the device.
Поставленная цель достигается тем, что в устройство, содержащее входной и выходной блоки, блок оперативной памяти, блок синхронизации, коммутационно-вычислительный блок, содержащий трехвходовый дешифратор, элемент 2-2И-2ИЛИ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и первый элемент И, первые входы элемента 2-2И-2ИЛИ соединены соответственно с первым и вторым выходами дешифратора, вторые входы элемента 2-2И-2ИЛИ подключены соответственно к выходу входного блока, соединенного первой и второй группами входов соответственно к выходу входного блока, соединенного первой и второй группами входов соответственно с группой информационных выходов объекта управления и с соответствующими адресными шинами, поступающими с выходов объекта управления и с соответствующими адресными шинами, поступающими с выходов программного блока, и к выходу блока оперативной памяти, выход элемента 2-2И-2ИЛИ подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с соответствующим командным выходом программного блока, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с первым входом первого элемента И, подключенного вторым входом к первому выходу блока синхронизации, соединенному вторым выходом с первыми управляющими входами блока оперативной памяти и выходного блока, группа входов которых соединена с группой адресных выходов программного блока, а информационные входы объединены, третий выход блока синхронизации соединен со счетным входом программного блока, третий и четвертый выходы дешифратора связаны соответственно с вторыми управляющими входами блока оперативной памяти и выходного блока, в командно-вычислительный блок введены управляемая ячейка памяти с прямым и инверсным выходами, второй, третий и четвертый элементы И, элемент ИЛИ и элемент НЕ, причем управляющий вход ячейки памяти соединен с выходом первого элемента И, ее информационный вход связан с выходом элемента ИЛИ, первый вход которого подключен к выходу второго элемента И, первый вход последнего соединен с первым входом третьего элемента И и с соответствующей командной шиной программного блока, а второй вход с выходом элемента НЕ, вход элемента НЕ связан со вторым входом третьего элемента И и первым входом четвертого элемента И, второй вход которого подключен к инверсному выходу ячейки памяти, его же выход соединен с вторым входом элемента ИЛИ, прямой выход ячейки памяти связан с информационными входами выходного блока и блока оперативной памяти и третьим входом третьего элемента И, его четвертый вход подключен к третьему выходу блока синхронизации, а выход третьего элемента И соединен с введенным также блоком прерывания, содержащим элемент И, первый и второй электронные ключи, ячейки памяти с управляющими входами, причем первый электронный ключ связан информационными входами с четырьмя соответствующими командными шинами программного блока, управляющим входом с соответствующей командной шиной программного блока, а выходы первого электронного ключа подключены соответственно к трем входам дешифратора и входу элемента НЕ коммутационно-вычислительного блока, ячейки памяти соединены информационными входами с соответствующими командными и адресными шинами, идущими с выходов программного блока, а управляющими входами с выходом элемента И, входы которого связаны соответственно с вторым выходом блока синхронизации и с управляющим входом первого электронного ключа, выходы ячеек связаны с информационными входами второго электронного ключа, управляющий вход которого подключен к выходу третьего элемента И коммутационно-вычислительного блока, в выходы второго электронного ключа соединены с установочными входами программного блока. This goal is achieved by the fact that in the device containing the input and output blocks, a random access memory block, a synchronization block, a switching and computing unit containing a three-input decoder, a 2-2I-2OR element, an EXCLUSIVE OR element and a first AND element, the first inputs of element 2 -2I-2OR connected respectively to the first and second outputs of the decoder, the second inputs of the element 2-2I-2OR connected respectively to the output of the input block connected by the first and second groups of inputs, respectively, to the output of the input block connected the first and second groups of inputs, respectively, with the group of information outputs of the control object and with the corresponding address buses coming from the outputs of the control object and with the corresponding address buses coming from the outputs of the program unit, and to the output of the RAM block, the output of the 2-2I-2 OR element is connected to the first input of the EXCLUSIVE OR element, the second input of which is connected to the corresponding command output of the program block, the output of the EXCLUSIVE OR element is connected to the first input of the first AND element, by connected by the second input to the first output of the synchronization block, connected by the second output to the first control inputs of the RAM block and the output block, the group of inputs of which is connected to the group of address outputs of the program block, and the information inputs are combined, the third output of the synchronization block is connected to the counting input of the program block, the third and fourth outputs of the decoder are connected respectively to the second control inputs of the RAM block and the output block; adjustable memory cell with direct and inverse outputs, the second, third and fourth AND elements, the OR element and the NOT element, the control input of the memory cell connected to the output of the first AND element, its information input connected to the output of the OR element, the first input of which is connected to the output of the second AND element, the first input of the last is connected to the first input of the third AND element and to the corresponding command bus of the program unit, and the second input with the output of the NOT element, the input of the element is NOT connected to the second input of the third AND element and the first input the house of the fourth AND element, the second input of which is connected to the inverse output of the memory cell, its own output is connected to the second input of the OR element, the direct output of the memory cell is connected to the information inputs of the output block and the RAM unit and the third input of the third AND element, its fourth input is connected to the third output of the synchronization unit, and the output of the third element And is connected to the interrupt block also introduced, containing the element And, the first and second electronic keys, memory cells with control inputs, the first electronic This key is connected by information inputs with four corresponding command bus of the program unit, the control input with the corresponding command bus of the program unit, and the outputs of the first electronic key are connected respectively to the three inputs of the decoder and the input of the element NOT of the switching and computing unit, the memory cells are connected by information inputs to the corresponding command and address buses coming from the outputs of the program unit, and control inputs with the output of the And element, the inputs of which are connected respectively etstvenno a second output synchronization unit and to a control input of the first electronic switch cell outputs are connected to data inputs of the second electronic key, a control input of which is connected to the output of the third element and the switching and computing unit in the outputs of the second electronic switch coupled to the mounting inputs program block.
Предлагаемое устройство поясняется фиг. 1
Устройство состоит из входного блока 1, соответствующие входы которого подключены к первичным датчикам /на чертеже не показаны/, с которых поступают сигналы X1. ..X, и адресным шинам, а выход соединен с блоком коммутационно-вычислительным /далее БКВ/ 2, содержащим дешифратор 3, связанный двумя выходами соответственно с входами элемента 2-2И-2ИЛИ 4, выход которого через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5 и первый элемент И 6 подключен к управляющему входу ячейки памяти с прямым и инверсным выходами 7, информационный вход которой соединен с выходом элемента ИЛИ 8, первый вход которого связан с выходом второго элемента И 9, входы последнего связаны с входом третьего элемента И 10 и выходом элемента НЕ 11, вход которого подключен к входу четвертого элемента И 12, прямой выход ячейки памяти соединен с информационными входами выходного блока 13 и блока оперативной памяти 14, связанных входами с одним из выходов блока синхронизации 15, другой выход которого соединен с входом программного блока 16, выходы последнего связаны с блоком прерывания 17, содержащего первый электронный ключ 18, связанный своим управляющим входом с первым входом элемента И 19, выход которого подключен к управляющим входам ряда ячеек памяти 20, прямые и инверсные выходы которых соединены с входами второго электронного ключа 21.The proposed device is illustrated in FIG. 1
The device consists of an
C1...C6, Cj+1 - командные шины с выходов программного блока 16 C7...Cj - адресные шины с выходов программного блока 16, определяющие адреса операндов X1...Xn входного блока 1 и соответствующих адресов ячеек памяти блока оперативной памяти и выходного блока /14, 13/.C1 ... C6, C j + 1 - command buses from the outputs of
- сигналы, устанавливающие счетные триггеры во внеочередной такт в блоке программ 16, где принимает значение a и a'. - signals that set the counting triggers in an extraordinary cycle in the
В качестве ячейки памяти 7 можно использовать стандартный двухступенчатый Д-триггер. As memory cell 7, you can use the standard two-stage D-trigger.
Работа первого электронного ключа /далее ЭК1/ 18 заключается в том, что при подаче на его вход команды Cj+1=1, на его выходах C'3...C'6 присутствуют логические нули, независимо от значений сигналов на его входах C3...C6. При Cj+1= 0 значения на выходах C'3...C'6 повторяют значения на входах C3...C6 ЭК1, 18.The operation of the first electronic key / further EK1 / 18 is that when a command C j + 1 = 1 is applied to its input, logical zeros are present at its outputs C'3 ... C'6, regardless of the values of the signals at its inputs C3 ... C6. When C j + 1 = 0, the values at the outputs C'3 ... C'6 repeat the values at the inputs C3 ... C6 EK1, 18.
Работа ряда ячеек памяти /далее ЯП/ 20 состоит в том, что при команде на их управляющем входе Cj+1=1 происходит запись значений сигналов на входах C3. . .Cj в ячейки памяти ЯП 20 в момент поступления сигнала из программного блока 15, что фиксируется сигналом на выходе элемента И 19.The work of a number of memory cells / hereinafter referred to as YP / 20 consists in the fact that when a command is entered at their control input C j + 1 = 1, the values of the signals at the inputs of C3 are recorded. . .C j in the memory cell YaP 20 at the time of receipt of the signal from the
Работа второго электронного ключа /далее ЭК2/ 21 заключается в том, что при единичной команде, поступающей на его командный вход с выхода третьего элемента И 10, прямые и инверсные значения сигналов C3...Cj, ранее записанных в ряд ЯП 20, считываются и в виде сигналов a1...am поступают на установочные входы счетных триггеров 46 /см. далее по тексту/ программного блока 17, устанавливая триггеры 46 в определенное положение, соответствующее внеочередному такту.The work of the second electronic key / hereinafter EC2 / 21 consists in the fact that with a single command arriving at its command input from the output of the third element And 10, the direct and inverse values of the signals C3 ... C j previously recorded in a series of PL 20 are read and in the form of signals a1 ... a m arrive at the installation inputs of counting
Входной блок 1 /фиг. 2/ содержит элементы согласования 22, связанные входами X1. . .Xn с датчиками, а выходами с первыми входами элементов И 23, выходы которых, через элемент ИЛИ 24 соединены с блоком 2, а вторые входы элементов И 23 подключены к выходам дешифратора 25, входы которого соединены адресными шинами с блоком программ 16. В соответствии с сигналами C7...Cj адресных шин переменные X1...Xn поочередно считываются и подаются на вход блока 2.The
Блок оперативной памяти 14, представленный на фиг. 3, содержит элементы И 26 обращения к ячейкам памяти 27, элементы считывания 28 /например элементы И/, элемент ИЛИ 29, первый и второй дешифраторы 30, при этом через соответствующий элемент 26 или 28 заносится или считывается информация по командам из дешифратора 3 блока 2 и в соответствии с сигналами C7...Cj адресных шин.The
Выходной блок 13 /фиг. 4/ состоит из элементов И 31, ячеек памяти 32, куда заносится информация с выхода ячейки памяти 7 блока 2, и соответствующих усилителей 33, передающих логические сигналы из ячеек памяти на электроприводы и т. д. по адресам, определяемым сигналами C7...Cj и соответствующей командой с выхода дешифратора 3 блока 2, которые поступают на соответствующие входы дешифратора 34.The
Блок синхронизации 15 известной конструкции /фиг. 5/ содержит первый счетный триггер 35, подключенный прямым выходом к элементу И 36, а инверсным выходом к первым входам элементов И 37 и И 38, второй вход последнего подключен к выходу элемента И 39, входы которого связаны с прямым выходом второго счетного триггера 40 и с выходом инвертора 41, вход которого вместе с входом триггера 35 подключены к генератору прямоугольных импульсов 42. Работа блока 15 поясняется диаграммами на фиг. 6 и фиг. 7. The
Программный блок 16 известной конструкции /фиг. 8/ состоит из счетчика импульсов с установочными входами R и S 43, на счетный вход которого поступают импульсы из блока 15, а на установочные входы подаются сигналы a1... am и a'1...am', которые при нулевом сигнале на выходе элемента И 10 блока 2 и тем самым на командном входе ЭК2 21 блока 17 все равны "0" или "1" в зависимости от типа счетных триггеров, обеспечивают работу этих триггеров в счетном режиме, если же на командном входе ЭК2 21 присутствует единичный сигнал, то прямые a1...am и инверсные a'1...a'm сигналы ранее записанных в ЯП20 значений C3...Cj поступят с выходов ячеек памяти 20 на установочные R и S входы счетных триггеров, устанавливая их во внеочередное состояние. Дешифратор 44 распределяет импульсы по элементам постоянной памяти 45 /например, серии ПЗУ 155РЕ3/, на которые записываются программы работы всего устройства. Подробнее схема счетчика 43 представлена на фиг. 9, где индексом 46 обозначены счетные триггеры с установочными R и S входами.The
Заметим, что запись информации, поступающей на вход ячейки памяти 7 из элемента ИЛИ 8, происходит по заднему фронту импульса, приходящему с выхода элемента И 6 на управляющий вход ячейки памяти 7. Note that the recording of information received at the input of the memory cell 7 from the
Отметим, что каждая переменная из всех рассматриваемых нами может принимать значение либо логического "0", либо логической "1". Note that each variable of all considered by us can take the value of either a logical "0" or a logical "1".
Примем, что при значении C'3=1, C'4=0 и C'5=0 активизируется верхний выход дешифратора 3 блока 2 и в соответствии с текущим адресом C7...Cj произойдет подача одного из сигналов X1...Xn с выхода входного блока 1 на верхний /первый/ вход элемента 4 и далее на вход элемента 5, при C'3=0, C'4= 1 и C'5=0 активизируется второй выход дешифратора 3 и переменная из ячейки памяти с адресом C7...Cj БОП 13 через элемент 4 поступит на вход элемента 5. При C'3=0, C'4=0 и C'5=1 активизируется третий выход дешифратора 3 и на вход выходного блока 13 поступит команда на запись информации по адресу C7...Cj с выхода ячейки памяти 7 блока 2. При C'3=1, C'4=0 и C'5=1 активизируется четвертый /нижний/ выход дешифратора и на вход БОП 13 поступит команда на запись информации с выхода ячейки 7.We assume that with the value C'3 = 1, C'4 = 0 and C'5 = 0, the upper output of the decoder 3 of
Принцип действия предлагаемого устройства рассмотрим на двух примерах. Отметим, что вычисление логических функций в базисе И, ИЛИ, НЕ в предлагаемом устройстве реализуется при C'6=0 аналогично прототипу. The principle of operation of the proposed device will consider two examples. Note that the calculation of logical functions in the basis of AND, OR, NOT in the proposed device is implemented at C'6 = 0 similarly to the prototype.
В первом примере рассмотрим вычисление функции ИСКЛЮЧАЮЩЕЕ ИЛИ от двух переменных X1 и X'2:
X1⊕X′2. (1)
При вычислении функции /1/ в устройстве, принятом за прототип, потребуется 9 тактов, что легко проверить, реализуя функцию /1/ в предлагаемом устройстве при C'6=0. Представим функцию /1/ в виде Допустим, что X'2 была ранее записана в блок БОП 13.In the first example, we consider the calculation of the function EXCLUSIVE OR of two variables X1 and X'2:
X1⊕X′2. (1)
When calculating the function / 1 / in the device adopted as a prototype, 9 cycles are required, which is easy to verify by implementing the function / 1 / in the proposed device with C'6 = 0. We represent the function / 1 / in the form Assume that X'2 was previously written to the
На первом такте ячейка памяти 7 устанавливается в единичное состояние при C1= 1, C2=1, C'3...C'6=0, на втором такте при C1=1, C2=0, C'3=1 C'4... C'6= 0 и соответствующих значениях C7...Cj переменная X1 поступает на вход элемента 5 и, если X1=0, то логический нуль записывается в ячейку 7, при X1= 1 значение ячейки 7 не меняется. На третьем такте, если C1=0, C2=0, C'3=0, C'4=1, C'5=0 и C'6=0, значение X'2 в соответствии с C7...Cj из БОП 14 поступает на вход элемента 5 и при X'2=1 произойдет запись "0" в ячейку 7, а при X'2= 0 значение ячейки 7 сохранится. Произойдет вычисление функции с результатом в ячейке памяти 7. На четвертом такте под действием команд C'3= 1, C'4=0, C'5=1 и C'6=0 во второй четверти такта произойдет запись результата вычисления функции в БОП 14, а в третьей четверти такта при C1=1, C2= 1 в ячейку 7 запишется логическая "1". На пятом, шестом и седьмом тактах произойдут вышеописанные процессы по вычислению второй конъюнкции функции /1/, т.е. и записи результата в БОП 14, на седьмом же такте в третьей четверти логический "0" запишется в ячейку 7. На восьмом и девятом тактах при C1=0, C2=1, C'3=0, C'4=1, C'5=0 и C'6=0 в соответствующих адресах C7... Cj произойдет вычисление всей функции /1/ и результат вычисления будет находиться в ячейке 7. При необходимости этот результат запишется в выходной блок 13 по командам C'3=0, C'4=0, C'5=1 и соответствующем адресе C7..Cj на десятом такте.At the first measure, memory cell 7 is set to a single state at C1 = 1, C2 = 1, C'3 ... C'6 = 0, at the second measure, at C1 = 1, C2 = 0, C'3 = 1 C ' 4 ... C'6 = 0 and the corresponding values of C7 ... C j, the variable X1 goes to the input of element 5 and, if X1 = 0, then the logical zero is written to cell 7, with X1 = 1 the value of cell 7 does not change. On the third step, if C1 = 0, C2 = 0, C'3 = 0, C'4 = 1, C'5 = 0 and C'6 = 0, the value of X'2 in accordance with C7 ... C j from
Вычислим функцию /1/ с использованием введенных в блок 2 логических элементов и связей. На первом такте описанным выше способом запишем логический "0" в ячейку памяти 7 блока 2. На втором такте при C1=0, C'3=1, C'4=0, C'5= 0, C'6=1 переменная X1 из блока 1 поступит на вход элемента 5 и, если X1=0, то на выходе элементов 5 и 6 будут "0" и состояние ячейки 7 не изменится, т. е. на ее инверсном выходе имеется логическая "1". Если же X1=1, то на выходе 5 также логическая "1", которая вместе с импульсом с выхода блока 15 создаст на выходе элемента 6 единичный импульс, переводящий ячейку памяти 7 в единичное состояние. На третьем такте C1=0, C'3=0, C'4=1, C'5=0, C'6=1 и при соответствующем адресе C7...Cj значение X'2 из блока БОП14 поступит на вход элемента 5 и, если X'2=0, то состояние ячейки памяти 7 не изменится, при X'2= 1 состояние ячейки памяти 7 изменится на противоположное, т.е. ячейка памяти 7 при C'6=1 работает в режиме счетного триггера. Таким образом, вышеописанный процесс позволяет вычислять широко распространенную функцию ИСКЛЮЧАЮЩЕЕ ИЛИ за меньшее количество тактов, чем в прототипе, т.к. уже на третьем такте мы имеем результат вычисления функции /1/ в ячейке памяти 7. Действительно, при любых одинаковых значениях X1 и X'2 в ячейке 7 имеет место логический нуль, а при различных значениях X1 и X'2 в функции /1/ в ячейке 7 находится логическая единица, что является результатом вычисления функции /1/. На четвертом такте результат может быть отправлен в БОП14.We calculate the function / 1 / using the logical elements and relationships introduced in
Рассмотрим второй пример. До этого примера принималось, что Cj+=0.Consider the second example. Prior to this example, it was assumed that C j + = 0.
Допустим, как это часто требуется в системах управления, необходимо сравнить два двоичных кода на их равенство и допустим процесс сравнения кодов организован так, что, если в его конце имеем логический "0", то коды равны, а если "1", то не равны. Например, сравниваются первый и второй коды 101. . . и 100..., поступающие на входы X1...Xn блока 1. Принцип сравнения основан на поразрядном вычислении функции /1/ от двух соответствующих разрядов представленных кодов и далее результаты этих вычислений реализуют с помощью функции ИЛИ и, если в результате получается "0", то коды равны.Suppose, as is often required in control systems, it is necessary to compare two binary codes for their equality and suppose the code comparison process is organized so that if we have a logical “0” at the end, then the codes are equal, and if “1”, then not are equal. For example, the first and second codes 101 are compared.. . and 100 ... arriving at the inputs X1 ... X n of block 1. The principle of comparison is based on the bitwise calculation of the function / 1 / from two corresponding bits of the presented codes, and then the results of these calculations are implemented using the OR function and, if the result is "0" then the codes are equal.
Из первого примера следует, что на вычисление функции /1/ с учетом записи результата в БОП14 требуется четыре такта. Поэтому, чтобы сравнить три разряда каждого кода, потребуется 12 тактов и для реализации функции ИЛИ потребуется еще 4 такта, всего 16 тактов. From the first example it follows that the calculation of the function / 1 /, taking into account the recording of the result in BOP14, requires four clock cycles. Therefore, in order to compare the three digits of each code, it will take 12 clock cycles, and to implement the OR function, it will take another 4 clock cycles, a total of 16 clock cycles.
Приведем сравнение первых трех разрядов представленных кодов с учетом введенного блока 17. На первом такте при C1=1, C2=0, C'6=0 и Cj+1=1 в ЯП 20 из блока 16 запишется двоичный номер такта, на котором готовый результат сравнения двух кодов отправится в БОП14 или блок 13 и в ячейку памяти 7 запишется логический "0". На втором такте при C1=0, C2=0, C'3=1, C'5=0, C'6=1, Cj+1= 0 с учетом кода адреса C7...Cj значение первого разряда первого кода с выхода блока 1 поступает через элемент 5 на вход элемента И 6, на другой вход которого приходит импульс с выхода блока 15 и сигнал с выхода элемента И 6 меняет состояние ячейки 7 с "0" в "1". На третьем такте при C1=0, C2=1, C'3= 1, C'4=0, C'5=0, C'6=1, Cj+1=0 и соответствующих значениях C7...Cj первый разряд второго кода через элементы 5 и 6 меняет информацию в ячейке 7 на противоположную. На четвертом такте при C1, C2, C'4, C'5, Cj+1, равных "0", и C'3, C'6, равных "1", и соответствующих C7...Cj второй разряд первого кода через элементы 5 и 6 поступит на вход ячейки 7, не меняя ее состояния. На пятом такте при C1, C'4, C'5, равных "0", и C2, C'3, C'6, равных "1", и соответствующих C7. . .Cj второй разряд второго кода через элементы 5 и 6 поступит на вход ячейки 7, не меняя ее состояния. На шестом такте под действием команд C1, C2, C'4, C'5, Cj+1, равных "0", и C'3, C'6, равных "1", при соответствующих адресах C7...Cj третий разряд первого кода через элементы 5 и 6 поступит на вход ячейки 7 и изменит ее состояние на противоположное /единичное/. На седьмом такте при C1=0, C2=1, C'3=1, C'4=0, C'5=0, C'6=1, Cj+1= 0 из блока 1 по адресу C7...Cj считается третий разряд второго кода, который обеспечит на выходах элементов 5 и 6 логические "0" и состояние ячейки не изменится, т.е. на прямом выходе ячейки 7 присутствует "1". При этом, учитывая, что C2=1 и C'6=1, на выходе элемента И 10 и в четвертой четверти такта ЭК2 появится "1", ЭК2 21 откроется, передав с выхода ЯП20 записанные туда сигналы на первом такте на установочные входы счетных триггеров 46 программного блока 16, установив их в положение, отвечающее процессу передачи результата сравнения в блоки БОП 14 или 13. Итак, при первом же признаке неравенства кодов их сравнение прекращается и результат передается в блоки 13 и 14. При равенстве кодов вышеуказанное положение установилось бы после сравнения последних разрядов двух кодов.Let us compare the first three digits of the presented codes taking into account the entered
Таким образом, при сравнении трех разрядов двух кодов потребовалось семь тактов вместо шестнадцати при отсутствии блока 17. Более того, без блока 17 сравнение разрядов двух кодов продолжалось бы независимо от неравенства в каких-либо разрядах и закончилось бы после вычисления функции ИЛИ от всех переменных, образованных при реализации функции /1/ по соответствующим разрядам двух кодов. Thus, when comparing three bits of two codes, it took seven cycles instead of sixteen in the absence of
Вышеприведенные примеры раскрывают принципы работы предлагаемого устройства и методы повышения его быстродействия за счет уменьшения числа тактов при вычислении представленных логических функций, что позволяет сократить время реакции систем управления на изменение входных сигналов, поступающих с объекта управления, и тем самым более точно вести технологические процессы в автоматическом режиме, повышая качество выпускаемого продукта. The above examples disclose the operating principles of the proposed device and methods for increasing its speed by reducing the number of clock cycles in calculating the presented logical functions, which allows to reduce the response time of control systems to changes in input signals coming from the control object, and thereby more accurately conduct technological processes in automatic mode, improving the quality of the product.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU99124779A RU2154852C1 (en) | 1999-11-24 | 1999-11-24 | Programmable device for logic control of electric drives, electronic gates and alarm |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU99124779A RU2154852C1 (en) | 1999-11-24 | 1999-11-24 | Programmable device for logic control of electric drives, electronic gates and alarm |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2154852C1 true RU2154852C1 (en) | 2000-08-20 |
Family
ID=20227350
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU99124779A RU2154852C1 (en) | 1999-11-24 | 1999-11-24 | Programmable device for logic control of electric drives, electronic gates and alarm |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2154852C1 (en) |
-
1999
- 1999-11-24 RU RU99124779A patent/RU2154852C1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2154852C1 (en) | Programmable device for logic control of electric drives, electronic gates and alarm | |
US5548270A (en) | Bit sequential type parallel comparator | |
GB827030A (en) | Improvements in or relating to data processing systems | |
RU2199774C1 (en) | Programmable device for controlling electric drives, electronic switches, and signaling facilities | |
RU2095846C1 (en) | Software-control device for logical control of electric drives and guarding alarm | |
RU2097819C1 (en) | Programmable device for control of electric drives and alarm system | |
RU2117978C1 (en) | Programmable device for logical control of electric drives and alarm | |
RU2092886C1 (en) | Device for remote control of electric drives and alarm | |
RU2106676C1 (en) | Device for programmed logical control of electric drives, electronic gates and guarding equipment | |
RU2134442C1 (en) | Device for logic program control of electric drives, electronic switches, and alarms | |
SU1621140A2 (en) | Counting device with check | |
SU926619A1 (en) | Device for technical equipment program control | |
SU641434A1 (en) | Device for programme-interfacing of electronic computers | |
SU1083198A1 (en) | Operational module | |
SU1503043A1 (en) | Device for input of discrete signals into microcomputer | |
RU2174700C1 (en) | Apparatus for program control of electric drives, electronic switches and alarm system | |
RU1801223C (en) | Device for remote program controlling signalling and conducting mechanisms | |
SU1367011A1 (en) | Device for computing logic functions | |
SU796840A1 (en) | Device for determining number position on numerical axis | |
SU1522192A2 (en) | Code comparison circuit | |
SU1327104A1 (en) | Microprogram control device | |
SU754409A1 (en) | Number comparing device | |
SU1531172A1 (en) | Parallel asynchronous register | |
SU1501064A1 (en) | Device for monitoring pulse sequences | |
SU1298802A2 (en) | Coder |