RU2174700C1

RU2174700C1 - Apparatus for program control of electric drives, electronic switches and alarm system

Info

Publication number: RU2174700C1
Application number: RU2000112671/09A
Authority: RU
Inventors: Б.Г. Терехин
Original assignee: Терехин Борис Германович
Priority date: 2000-05-24
Filing date: 2000-05-24
Publication date: 2001-10-10

Abstract

FIELD: automatization of manufacturing processes. SUBSTANCE: apparatus includes in addition multichannel computing unit with respective connection lines; said unit has seven AND-gates, five OR-gates, first and second decoders, controlled memory cell and "n" operating in parallel logic channels of the same structure for logic procession of one digit of binary code at using T-flip-flops as functional members. Apparatus with simplified architecture provides improved process for sending data and simplified programming system due to combination of computing process with process of data transfer. EFFECT: enhanced high-speed response of apparatus. 10 dwg

Description

Устройство относится к средствам управления и может применяться в системах управления технологическими объектами и в производстве. The device relates to controls and can be used in control systems of technological objects and in production.

Известно устройство, содержащее входной и выходной блоки, блоки оперативной памяти и синхронизации, адресные шины, генератор импульсов, программный блок, блок коммутации и вычисления, состоящий из трехвходового дешифратора, трех двухвходовых элементов И, элемента ИЛИ, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и управляемой ячейки памяти, командных шин, поступающих, как и адресные шины, с выходов программного блока /1/. A device is known that contains input and output blocks, RAM and synchronization blocks, address buses, a pulse generator, a program block, a switching and computing unit, consisting of a three-input decoder, three two-input AND elements, an OR element, an EXCLUSIVE OR element, and a controlled memory cell, command buses, arriving, like address buses, from the outputs of the program unit / 1 /.

Недостатком данного устройства является относительно низкое быстродействие, большой объем ячеек памяти в программном блоке при реализации, например, процесса сравнения двоичных кодов. The disadvantage of this device is the relatively low speed, a large amount of memory cells in the program unit when implementing, for example, the process of comparing binary codes.

Наиболее близким по технической сущности является устройство, содержащее входной и выходной блоки, блок оперативной памяти, блок синхронизации, коммутационно-вычислительный блок, содержащий трехвходовой дешифратор, связанный выходами с соответствующими входами элемента 2-2И-2ИЛИ, соединенного выходом с входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к управляющему входу ячейки памяти, информационный вход последней связан через элементы И, ИЛИ и НЕ с командными шинами программного блока и своим инверсным выходом, а прямой выход ячейки памяти соединен с входом еще одного элемента И, выход которого подключен к входу блока прерываний /2/. The closest in technical essence is a device containing an input and output blocks, a RAM block, a synchronization block, a switching and computing block containing a three-input decoder connected by outputs to the corresponding inputs of an element 2-2I-2OR, connected by an output to the input of an EXCLUSIVE OR element, the output of which is connected to the control input of the memory cell, the information input of the latter is connected via AND, OR, and NOT elements to the command buses of the program unit and its inverse output, and the direct output d memory cell is connected to the input of another element And, the output of which is connected to the input of the interrupt unit / 2 /.

К недостаткам этого устройства можно отнести относительно низкое быстродействие при решении задач управления объектами, связанных с выполнением базовых арифметических команд сложения и вычитания многоразрядных двоичных чисел, а также их сравнения по отдельным разрядам. The disadvantages of this device include the relatively low speed when solving tasks of managing objects related to the execution of basic arithmetic commands for adding and subtracting multi-bit binary numbers, as well as comparing them for individual digits.

Целью предлагаемого изобретения является повышение быстродействия устройства и сокращение числа ячеек памяти в программном блоке, при реализации указанных операций и программировании. The aim of the invention is to increase the speed of the device and reduce the number of memory cells in the program unit, when implementing these operations and programming.

С этой целью в устройство, содержащее входной блок, принимающий сигналы от датчиков и формирующий определенный код на своем выходе, выходной блок для записи значений кодов, поступающих из всех логических каналов в ячейки памяти и передачи их через цифроаналоговые преобразователи на электроисполнительные механизмы, программный блок, блок оперативной памяти, блок синхронизации и коммутационно-вычислительный блок, состоящий из элемента 2-2И-2ИЛИ, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, пяти элементов И, ячейки памяти, элементов ИЛИ и НЕ, причем первые входы элемента 2-2И-2ИЛИ соединены соответственно с третьим и четвертым выходами дешифратора, а вторые входы подключены к выходу входного блока, соединенного первой и второй группами входов с группой информационных выходов объекта управления и с группой адресных выходов программного блока, а также к выходу блока оперативной памяти, выход элемента 2-2И-2ИЛИ подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с определенным выходом программного блока. To this end, an output unit for recording the values of codes coming from all logical channels into memory cells and transmitting them through digital-to-analog converters to electrical actuating mechanisms, a program unit, into a device containing an input unit that receives signals from sensors and generates a specific code at its output, RAM unit, synchronization unit and switching and computing unit, consisting of 2-2I-2OR element, EXCLUSIVE OR element, five AND elements, memory cells, OR and NOT elements, the first inputs The elements of the 2-2I-2OR element are connected respectively to the third and fourth outputs of the decoder, and the second inputs are connected to the output of the input block connected by the first and second groups of inputs to the group of information outputs of the control object and to the group of address outputs of the program block, as well as to the output of the block RAM, the output of the 2-2I-2OR element is connected to the first input of the EXCLUSIVE OR element, the second input of which is connected to a specific output of the program unit.

Выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с первым входом третьего элемента И, соединенного выходом с управляющим входом ячейки памяти, а ее информационный вход связан с выходом элемента ИЛИ, второй вход которого подключен к выходу пятого элемента И, второй вход последнего соединен с определенной шиной программного блока, первый вход пятого элемента И подключен к выходу элемента НЕ, а вход последнего связан с вторым входом четвертого элемента И и с соответствующей шиной программного блока, первый вход четвертого элемента И подключен к инверсному выходу ячейки памяти, а его выход соединен с первым входом элемента ИЛИ. The output of the EXCLUSIVE OR element is connected to the first input of the third AND element, connected by the output to the control input of the memory cell, and its information input is connected to the output of the OR element, the second input of which is connected to the output of the fifth AND element, the second input of the last connected to a certain bus of the program unit, the first input of the fifth AND element is connected to the output of the NOT element, and the input of the last is connected to the second input of the fourth And element and the corresponding bus of the program unit, the first input of the fourth And element is connected to the inverter Nome output of the memory cell, and its output is connected to the first input of the OR gate.

Прямой выход ячейки памяти связан с информационными входами выходного блока и блока оперативной памяти, первые входы первого к второго элементов И подключены к первому и второму выходам дешифратора, их вторые входы объединены и связаны с соответствующим выходом блока синхронизации, а выходы соединены с соответствующими входами выходного блока и блока оперативной памяти, в устройство дополнительно введен многоканальный операционный блок, содержащий элементы И с первого по седьмой, элементы ИЛИ с первого по пятый, первый и второй дешифраторы, управляемую ячейку памяти и "n" параллельно работающих логических каналов, имеющих одинаковую структуру, каждый из которых содержит элемент 2-2И-2ИЛИ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ первый, второй и третий элементы И, первый и второй элементы ИЛИ, первый и второй счетные триггеры. The direct output of the memory cell is connected to the information inputs of the output block and the random access memory block, the first inputs of the first to second elements AND are connected to the first and second outputs of the decoder, their second inputs are combined and connected to the corresponding output of the synchronization block, and the outputs are connected to the corresponding inputs of the output block and a random access memory block, a multi-channel operating unit is added to the device, containing AND elements from first to seventh, OR elements from first to fifth, first and second decryption tori, a controlled memory cell and "n" parallel logical channels having the same structure, each of which contains a 2-2I-2OR element, an EXCLUSIVE OR element, the first, second and third AND elements, the first and second OR elements, the first and second counting triggers.

При этом в каждом канале выход элемента 2-2И-2ИЛИ соединен с входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход последнего связан с первым входом первого элемента ИЛИ, второй вход которого подключен к первому входу первого элемента И и к выходу второго элемента И, а выход соединен с первым входом третьего элемента И, выход последнего связан с счетным входом первого счетного триггера, выход которого подключен к второму входу первого элемента И и к счетному входу второго счетного триггера, выход последнего соединен с первым входом второго элемента ИЛИ, второй вход которого связан с выходом первого элемента И. Moreover, in each channel, the output of the 2-2I-2OR element is connected to the input of the EXCLUSIVE OR element, the output of the latter is connected to the first input of the first OR element, the second input of which is connected to the first input of the first AND element and to the output of the second And element, and the output is connected to the first input of the third AND element, the output of the last is connected to the counting input of the first counting trigger, the output of which is connected to the second input of the first And element and to the counting input of the second counting trigger, the output of the latter is connected to the first input of the second OR element, W The input of which is connected with the output of the first element I.

При этом два первых входа двух И элемента 2-2И-2ИЛИ всех логических каналов связаны с определенными выходами входного блока и блока оперативной памяти, а два вторых входа двух И элемента 2-2И-2ИЛИ всех логических каналов соединены с двумя соответствующими выходами первого дешифратора многоканального операционного блока, в котором выход первого элемента ИЛИ связан с вторыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ логических каналов, первый и второй входы первого элемента ИЛИ связаны соответственно с выходами первого и второго элементов И, причем два входа первого элемента И подключены к одному из выходов второго дешифратора и выходу третьего элемента ИЛИ, входы которого соединены с двумя соответствующими выходами первого дешифратора. In this case, the first two inputs of two AND elements 2-2I-2 OR of all logical channels are connected with certain outputs of the input block and the main memory block, and the two second inputs of two AND elements of 2-2I-2 OR of all logical channels are connected with two corresponding outputs of the first multichannel decoder an operation unit in which the output of the first OR element is connected to the second inputs of the elements EXCLUSIVE OR logical channels, the first and second inputs of the first OR element are connected respectively to the outputs of the first and second AND elements, two inputs of the first AND element are connected to one of the outputs of the second decoder and the output of the third OR element, the inputs of which are connected to two corresponding outputs of the first decoder.

Первый вход второго элемента И связан с одним из входов третьего элемента ИЛИ и с определенным выходом первого дешифратора, второй вход второго элемента И подключен к выходу седьмого элемента И, первый и второй входы второго элемента ИЛИ подключены к выходам шестого и седьмого элементов И, а третий вход к выходу третьего элемента И, входы которого соединены с соответствующим выходом второго дешифратора и с логической "1", первые входы шестого и седьмого элементов И подключены к соответствующим выходам второго дешифратора, а вторые входы соответственно к прямому и инверсному выходам ячейки памяти, информационный вход которой соединен с выходом второго элемента ИЛИ последнего логического канала, а управляющий вход управляемой ячейки памяти связан с выходом четвертого элемента И, первый вход которого подключен, вместе с первыми входами вторых элементов И всех логических каналов, к соответствующему выходу первого дешифратора. The first input of the second AND element is connected to one of the inputs of the third OR element and with a certain output of the first decoder, the second input of the second AND element is connected to the output of the seventh element AND, the first and second inputs of the second OR element are connected to the outputs of the sixth and seventh elements AND, and the third the input to the output of the third element And, the inputs of which are connected to the corresponding output of the second decoder and with a logical "1", the first inputs of the sixth and seventh elements And are connected to the corresponding outputs of the second decoder, and the second inputs from responsible for the direct and inverse outputs of the memory cell, the information input of which is connected to the output of the second OR element of the last logical channel, and the control input of the managed memory cell is connected to the output of the fourth AND element, the first input of which is connected, together with the first inputs of the second elements AND of all logical channels , to the corresponding output of the first decoder.

Второй вход четвертого элемента И, вместе с вторыми входами третьих элементов И всех логических каналов соединены с определенным выходом блока синхронизации, а третий вход четвертого элемента И связан с определенным выходом второго дешифратора, пятый элемент И соединен входами с одним из выходов блока синхронизации и с выходом четвертого элемента ИЛИ, входы которого связаны с определенными выходами первого дешифратора, также подключенными к соответствующим входам блока оперативной памяти и выходного блока. The second input of the fourth AND element, together with the second inputs of the third AND elements of all logical channels, are connected to a specific output of the synchronization unit, and the third input of the fourth AND element is connected to a specific output of the second decoder, the fifth element AND is connected by inputs to one of the outputs of the synchronization unit and to the output the fourth OR element, the inputs of which are associated with certain outputs of the first decoder, also connected to the corresponding inputs of the RAM block and the output block.

Выход пятого элемента И соединен с входами сброса в "0" первых и вторых счетных триггеров всех логических каналов, выходы всех первых счетных триггеров логических каналов соединены с информационными входами блока оперативной памяти и выходного блока и с входами пятого элемента ИЛИ, выход пятого элемента ИЛИ, соответствующие выходы первого дешифратора и инверсный выход второго счетного триггера последнего логического канала связаны с определенными входами коммутационно-вычислительного блока, в котором элемент 2-2И-2ИЛИ дополнен до элемента 2-2-2-2И-4ИЛИ, в котором первые входы третьего и четвертого И подключены к определенным выходам первого дешифратора, а вторые входы связаны соответственно с выходом пятого элемента ИЛИ и с инверсным выходом второго счетного триггера последнего логического канала в многоканальном операционным блоке, входы первого и второго дешифраторов подключены к командным шинам программного блока, выход второго элемента ИЛИ первого логического канала соединен с вторым входом второго элемента И второго логического канала, выход второго элемента ИЛИ второго логического канала связан с вторым входом второго элементы И третьего логического канала и т. д. до последнего логического канала, второй вход второго элемента И первого логического канала подключен к выходу второго элемента ИЛИ многоканального операционного блока, инверсный выход управляемой ячейки памяти соединен с входом выходного блока. The output of the fifth AND element is connected to the reset inputs to "0" of the first and second countable triggers of all logical channels, the outputs of all the first countable triggers of logical channels are connected to the information inputs of the RAM block and the output block and to the inputs of the fifth OR element, the output of the fifth OR element, the corresponding outputs of the first decoder and the inverse output of the second counting trigger of the last logical channel are associated with certain inputs of the switching and computing unit, in which element 2-2I-2OR is supplemented with element that 2-2-2-2I-4OR, in which the first inputs of the third and fourth AND are connected to certain outputs of the first decoder, and the second inputs are connected respectively with the output of the fifth OR element and with the inverse output of the second counting trigger of the last logical channel in the multi-channel operation block , the inputs of the first and second decoders are connected to the command buses of the software unit, the output of the second OR element of the first logical channel is connected to the second input of the second AND element of the second logical channel, the output of the second OR of the second logical channel is connected to the second input of the second AND element of the third logical channel, etc., until the last logical channel, the second input of the second AND element of the first logical channel is connected to the output of the second OR element of the multichannel operational unit, the inverse output of the controlled memory cell is connected to the output output block.

Предлагаемое устройство пояснено чертежами (фиг. 1 ... фиг. 10). Устройство состоит из входного блока 1, одна группа входов которого подключена к дискретным датчикам и источникам двоичного кода /на чертеже не показаны /. X₁. ..X_R, а вторая группа входов соединена с адресными шинами C₁₂...C_j, связанного с коммутационно-вычислительным блоком 2, подключенного к блоку оперативной памяти 3, выходному блоку 4, блоку программ 5 и блоку синхронизации 6, выход которого соединен с многоканальным операционным блоком 7, содержащим первый и второй дешифраторы 8 и 9, последний связан с первым входом первого элемента И 10, подключенного вторым входом к выходу третьего элемента ИЛИ 11, соединенному своим входом с первым входом второго элемента И 12, подключенному вторым входом через второй элемент ИЛИ 13 к третьему элементу И 14, а выходом к первому элементу ИЛИ 15, выход которого связан с соответствующими входами всех логических каналов из "n", подключенных определенными выходами к входам пятого элемента ИЛИ 16 и информационному входу управляемой ячейки памяти 17, соединенной прямым выходом с входом шестого элемента И 18, инверсным выходом с входом седьмого элемента И 19, а управляющим входом к выходу четвертого элемента И 20, пятый элемент И 21, связанный с выходом четвертого элемента ИЛИ 22.The proposed device is illustrated by drawings (Fig. 1 ... Fig. 10). The device consists of an input unit 1, one group of inputs of which is connected to discrete sensors and sources of binary code / not shown /. X ₁ . ..X _R , and the second group of inputs is connected to the address buses C ₁₂ ... C _j connected to the switching and computing unit 2, connected to the RAM unit 3, the output unit 4, the program unit 5 and the synchronization unit 6, the output of which connected to a multi-channel operating unit 7, containing the first and second decoders 8 and 9, the last connected to the first input of the first element And 10 connected by the second input to the output of the third element OR 11, connected by its input to the first input of the second element And 12, connected by the second input through tue swarm element OR 13 to the third element AND 14, and the output to the first element OR 15, the output of which is connected to the corresponding inputs of all logical channels from "n" connected by certain outputs to the inputs of the fifth element OR 16 and the information input of the controlled memory cell 17 connected direct output with the input of the sixth element And 18, an inverse output with the input of the seventh element And 19, and the control input to the output of the fourth element And 20, the fifth element And 21, associated with the output of the fourth element OR 22.

C₁...C₆, C₇...C₁₁ - командные сигналы, управляющие работой блоков 2, 7
B₁...B_n+1 - выходы многоканального операционного блока 7
C₁₂...C_j - адресные команды, определяющие адреса источников и приемников информации в блоках 1, 3, 4.C ₁ ... C ₆ , C ₇ ... C ₁₁ - command signals that control the operation of blocks 2, 7
B ₁ ... B _{n + 1} - outputs of the multi-channel operating unit 7
C ₁₂ ... C _j - address commands that determine the addresses of sources and receivers of information in blocks 1, 3, 4.

X_k+1. ..X_R - входные дискретные сигналы от датчиков /кнопки, путевые выключатели и т.д./
X₁. ..X_n, ..., X_m...X_k - многоразрядные двоичные сигналы, например с выходов цифровых задатчиков, аналого-цифровых преобразователей и т.д., причем левые разряды X₁ и X_m являются младшими разрядами.X _{k + 1} . ..X _R - discrete input signals from sensors / buttons, limit switches, etc. /
X ₁ . ..X _n , ..., X _m ... X _k are multi-bit binary signals, for example, from the outputs of digital switches, analog-to-digital converters, etc., with the left bits X ₁ and X _m being the least significant bits.

Входы блоков, каналов и элементов указаны входящими стрелками второго элементов И 38 и И 39, а вторыми двумя выходами к входам элемента 2-2-2-2И-4ИЛИ 40, выход которого соединен с входом элемента ИСКЛЮЧАЮЩИЕ ИЛИ 41, выход последнего связан с входом третьего элемента И 42, подключенного выходом к управляющему входу ячейки памяти 43, информационный вход которой соединен с выходом элемента ИЛИ 44, первый вход этого элемента связан с выходом четвертого элемента И 45, а второй вход подключен к выходу пятого элемента И 46, первый вход которого соединен с выходом элемента НЕ 47. The inputs of the blocks, channels and elements are indicated by the incoming arrows of the second elements AND 38 and AND 39, and the second two outputs to the inputs of the element 2-2-2-2I-4OR 40, the output of which is connected to the input of the element EXCLUSIVE OR 41, the output of the latter is connected to the input the third element And 42 connected by the output to the control input of the memory cell 43, the information input of which is connected to the output of the element OR 44, the first input of this element is connected to the output of the fourth element And 45, and the second input is connected to the output of the fifth element And 46, the first input of which connected to output m of NOT 47.

Пример блока оперативной памяти 3 представлен на фиг. 5 и он содержит ряды ячеек памяти 48, в один из этих рядов ячеек памяти записываются значения двоичного кода B₁...B_n, поступающие с выходов первых счетных триггеров всех каналов блока 7, по импульсу d2 и команде e3, поступающих на входы элемента И 70, из блоков 6 в 7, формируя импульс разрешения запись в ряды ячеек памяти 48. Считывание двоичного кода с выходов одного из рядов ячеек памяти 48 осуществляется электронными ключами 50 по команде с выхода дешифратора 49, в зависимости от значений адресов C₁₂...C_e, ряд однобитовых ячеек памяти 51, куда записываются результаты промежуточных вычислений булевых функций в блоке 2, по команде из блока 2 и по адресу, определяемому выходом второго дешифратора 52 в соответствии с адресными командами C_e+1...C_j, считывание из ячеек памяти 51 происходит через элементы И 53 и элемент ИЛИ 54 по адресу, определяемому выходом второго дешифратора 52. Запись и считывание происходит на разных тактах.An example of a RAM block 3 is shown in FIG. 5 and it contains rows of memory cells 48, in one of these rows of memory cells are written the values of the binary code B ₁ ... B _n received from the outputs of the first counting flip-flops of all channels of block 7, according to the pulse d2 and the command e3 received at the inputs of the element And 70, from blocks 6 to 7, forming a pulse of permission to write to the rows of memory cells 48. Reading the binary code from the outputs of one of the rows of memory cells 48 is carried out by electronic keys 50 upon command from the output of the decoder 49, depending on the values of addresses C ₁₂ .. .C _e , a series of single-bit memory cells 51 to which are written I am the results of intermediate calculations of Boolean functions in block 2, by a command from block 2 and at the address determined by the output of the second decoder 52 in accordance with the address commands C _{e + 1} ... C _j , reading from the memory cells 51 occurs through the And 53 elements and OR element 54 at the address determined by the output of the second decoder 52. Writing and reading takes place at different clock cycles.

Пример структуры выходного блока 4 представлен на фиг. 6, он состоит из рядов ячеек памяти 55, куда записываются значения двоичных кодов с выходов первых счетных триггеров из всех логических каналов блока 7, по команде с выхода элемента И 71, на вход которого поступают сигналы d2 и e4 и по адресам, определяемым выходами дешифратора 56, значения B'₁...B'_n на выходах рядов ячеек памяти 55 могут поступать на входы цифроаналоговых преобразователей и далее в виде аналоговых сигналов, например на входы злектроисполнительных механизмов, из ряда ячеек памяти 57, в которые записываются результаты вычислений булевых функций в виде бит информации из блока 2 по команде F₂, также из блока 2 и по адресу, определяемому выходом второго дешифратора 58, в зависимости от значений C_e+1...C_j.An example of the structure of the output unit 4 is shown in FIG. 6, it consists of rows of memory cells 55, where the values of binary codes are recorded from the outputs of the first counting triggers from all logical channels of block 7, by command from the output of element And 71, to the input of which signals d2 and e4 are received and to the addresses determined by the outputs of the decoder 56, the values B ' ₁ ... B' _n at the outputs of the rows of memory cells 55 can be fed to the inputs of digital-to-analog converters and then in the form of analog signals, for example, to the inputs of the electric drive mechanisms, from a number of memory cells 57 into which the results of the Boolean calculations are written functions in the form of bits of information from block 2 at the command F ₂ , also from block 2 and at the address determined by the output of the second decoder 58, depending on the values of C _{e + 1} ... C _j .

Пример структуры программного блока 5 представлен на фиг. 7, он содержит счетчик импульсов 59, на вход которого поступают импульсы с определенного выхода блока синхронизации 6, дешифратора 60, связанного выходами с входами ППЗУ 61, откуда считываются командные и адресные сигналы C₁...C_j, причем выходы счетчика 59 подключены к входам дешифратора 60. Считывание происходит по тактам, известным способом.An example of the structure of program block 5 is shown in FIG. 7, it contains a pulse counter 59, to the input of which pulses are received from a specific output of the synchronization unit 6, a decoder 60 connected by the outputs to the inputs of the ROM 61, from which command and address signals C ₁ ... C _{j are} read, and the outputs of the counter 59 are connected to the inputs of the decoder 60. Reading occurs on clock cycles, in a known manner.

Пример блока синхронизации 6 представлен на фиг. 8, он сдержит первый счетный триггер 62, подключенный прямым выходом к элементу И 63, а инверсным выходом к первым входам элементов И 64 и И 65, второй вход последнего подключен к выходу элемента И 66, входы которого связаны с прямым выходом второго счетного триггера 67 и с выходом инвертора 68, вход последнего вместе с входом триггера 62 подключены к генератору прямоугольных импульсов 69. Работа блока 6 поясняется диаграммами на фиг. 9 и фиг. 10. An example of a synchronization unit 6 is shown in FIG. 8, it will hold the first counting trigger 62 connected by a direct output to the And 63 element, and the inverse output to the first inputs of the And 64 and And 65 elements, the second input of the last connected to the output of And 66 element, the inputs of which are connected to the direct output of the second counting trigger 67 and with the output of the inverter 68, the input of the latter together with the input of the trigger 62 are connected to the square-wave generator 69. The operation of block 6 is illustrated by diagrams in FIG. 9 and FIG. 10.

В блоке 7, нижний выход дешифратора 9 есть инверсия выхода D₂. Оговоримся, что все триггеры и ячейки памяти срабатывают по заднему фронту импульсов, поступающих на их управляющие или счетные входы и перед началом работы устройства сброшены в "0".In block 7, the lower output of the decoder 9 is the inverse of the output D ₂ . We make a reservation that all triggers and memory cells are triggered by the trailing edge of the pulses arriving at their control or counting inputs and are reset to "0" before the device starts.

Принцип работы блока 2 известен, он состоит в реализации булевых функций И, ИЛИ, НЕ, при C₃ = 0 и функцию ИСКЛЮЧАЮЩЕЕ ИЛИ, при C₃ = 1, последовательно по тактам, а также в управлении соответствующими процессами в блоках 3 и 4.The principle of operation of block 2 is known; it consists in implementing the Boolean functions AND, OR, NOT, at C ₃ = 0 and the function EXCLUSIVE OR, at C ₃ = 1, sequentially in clock cycles, as well as in controlling the corresponding processes in blocks 3 and 4.

Работа устройства состоит в вычислении булевых функций по битам в блоке 2, с одновременной реализацией операций с многоразрядными двоичными кодами в блоке 7 и при необходимости устройство обеспечивает совместно работу блоков 2 и 7, например в случае сравнения двух двоичных кодов. Устройство работает по тактам, сформированным в блоке 5. The operation of the device consists in calculating Boolean functions by bits in block 2, with simultaneous implementation of operations with multi-bit binary codes in block 7 and, if necessary, the device ensures the joint operation of blocks 2 and 7, for example, in the case of comparing two binary codes. The device operates on the clocks generated in block 5.

Работу устройства поясним на нескольких примерах. We explain the operation of the device with a few examples.

Сравним два двоичных числа A₁ и A₂, при A₁=A₂ и для примера число A₁ равно числу A₂ и оба выражены двоичным кодом 11001011. Допустим число A₁ находится в блоке 1 в виде X₁...X_n, где n=8, а число A₂ хранится в блоке оперативной памяти 3 в значениях P₁...P_n, где n=8 и блок 7 имеет восемь логических каналов. Равенство чисел определим методом алгебраического сложения числа A₁ и отрицательного числа A₂, представленного в дополнительном коде, т. е. инвестировав его и прибавив "1" к младшему разряду. Примем, что

является инверсией A₂.Compare two binary numbers A ₁ and A ₂ , with A ₁ = A ₂ and for example, the number A ₁ is equal to the number A ₂ and both are expressed in binary code 11001011. Suppose the number A ₁ is in block 1 in the form X ₁ ... X _n , where n = 8, and the number A ₂ is stored in the RAM block 3 in the values P ₁ ... P _n , where n = 8 and block 7 has eight logical channels. Equality of numbers is determined by the method of algebraic addition of the number A ₁ and the negative number A ₂ represented in the additional code, that is, by investing it and adding "1" to the least significant digit. We assume that

is an inversion of A ₂ .

На первом такте значения X₁...X₈ при соответствующих значениях C₁₂...C_e поступят в виде Q₁...Q₈ на входы элементов 23 всех каналов из блока 1 в блок 7, далее под действием команд C₉...C₁₁ дешифратор 8 блока 7 активизирует выход e1 и число A₁ через элементы 23 всех каналов поступит на входы элементов 24 и при D₁=0, e2=0, d1=1 значение числа A₁ запишется в счетные триггеры 29, т. к. K₁=0 и K₂=0.At the first clock cycle, the values of X ₁ ... X ₈ with the corresponding values of C ₁₂ ... C _e will arrive in the form of Q ₁ ... Q ₈ at the inputs of the elements 23 of all channels from block 1 to block 7, then under the action of commands C ₉ ... C _{11 the} decoder 8 of block 7 activates the output e1 and the number A ₁ through the elements 23 of all channels will go to the inputs of the elements 24 and when D ₁ = 0, e2 = 0, d1 = 1, the value of the number A ₁ will be written into the counting triggers 29, since K ₁ = 0 and K ₂ = 0.

На втором такте при соответствующих сигналах C₁₂...C_e в блоке 3 активизируется верхний выход дешифратора 49 и число A₂ в виде значений P₁...P_n с выхода электронного ключа 50 поступает на входы элемента 23 всех каналов блока 7 и при e2=1, D₁=1, e1=0, K₁=0 и K₂=0 значение инверсии числа A₂ поступает на счетные входы счетных триггеров 29 всех каналов в третьей четверти такта при d1=1 и реализуется поразрядно функция ИСКЛЮЧАЮЩЕЕ ИЛИ для чисел A₁ и

при этом на выходах триггеров 29 всех каналов устанавливаются единичные значения.At the second clock, with the corresponding signals C ₁₂ ... C _e in block 3, the upper output of the decoder 49 is activated and the number A ₂ in the form of values P ₁ ... P _n from the output of the electronic key 50 is supplied to the inputs of the element 23 of all channels of block 7 and for e2 = 1, D ₁ = 1, e1 = 0, K ₁ = 0 and K ₂ = 0, the value of the inversion of the number A ₂ goes to the counting inputs of the counting triggers 29 of all channels in the third quarter of the clock cycle with d1 = 1 and the EXCLUSIVE function is implemented bitwise OR for numbers A ₁ and

at the same time, the outputs of the triggers 29 of all channels are set to single values.

На третьем такте для окончания перевода числа A₂ в дополнительный код под действием команд C₇...C₁₁ активизируется выход D₁ и выход e5 дешифраторов 9 и 8 блока 7 и логическая "1" с выхода элемента 14 через элементы ИЛИ 13 и И 27 первого канала поступит на второй и первый входы элементов ИЛИ 25 и И 26, на второй вход последнего поступает "1" с выхода триггера 29, при этом логическая "1" с выхода элемента И 26 через элемент ИЛИ 31 - первого канала появится на входе элемента И 27 второго канала и далее через элементы И 27, И 26 и ИЛИ 31 последующих каналов указанная логическая "1" появится на выходах элементов ИЛИ 31 всех каналов блока 7, в третьей четверти такта при импульсе d1 все счетные триггеры 29 всех каналов переключатся в состояние логического "0" на выходе, т.е. мы получили результат разности двух равных чисел, при этом триггеры 30 всех каналов переключились в состояние "1" и произошла запись информации с выхода триггера 30 последнего канала в ячейку памяти 17 по сигналу с выхода элемента И 20 блока 7.On the third step, to complete the translation of the number A ₂ into the additional code, the C ₁ ... C ₁₁ commands activate output D ₁ and output e5 of decoders 9 and 8 of block 7 and logical "1" from the output of element 14 through the elements OR 13 and AND 27 of the first channel will go to the second and first inputs of the elements OR 25 and AND 26, the second input of the last receives "1" from the output of the trigger 29, while the logical "1" from the output of the element And 26 through the element OR 31 - the first channel will appear at the input element And 27 of the second channel and further through the elements And 27, And 26 and OR 31 of the subsequent channels specified logical Sky "1" will appear at the outputs of the OR elements 31 of all channels of block 7, in the third quarter of the clock cycle with pulse d1, all the counting triggers 29 of all channels will switch to the logical "0" state at the output, i.e. we got the result of the difference of two equal numbers, while the triggers 30 of all channels switched to the state “1” and information was recorded from the output of the trigger 30 of the last channel to the memory cell 17 by the signal from the output of the And element 20 of block 7.

На четвертом такте логический "0" с выхода элемента ИЛИ 16 при соответствующих сигналах C₉. . . C₁₁ по команде e6 с выхода дешифратора 8 блока 7 поступает через элемент 40 на вход элемента 41 блока 2, где инвертируется при C₁= 1 и затем в третьей четверти такта, когда d1=1 и C₂=1, а C₃=0 единичное значение сигнала с выхода элемента ИЛИ 44 запишется в ячейку памяти 43 по команде с выхода элемента И 42.On the fourth step, a logical "0" from the output of the OR element 16 with the corresponding signals C ₉ . . . C ₁₁ at the command e6 from the output of the decoder 8 of block 7 enters through element 40 to the input of element 41 of block 2, where it is inverted at C ₁ = 1 and then in the third quarter of the clock cycle, when d1 = 1 and C ₂ = 1, and C ₃ = 0 the unit value of the signal from the output of the OR element 44 is recorded in the memory cell 43 by a command from the output of the AND 42 element.

На пятом такте логическая "1" с выхода ячейки 43 при определенных командах C₄. . .C₆ активизации нижнего выхода дешифратора 37 блока 2 и выхода элемента И 39, в момент d2=1, запишется в определенную значениями C_e+1...C_j ячейку памяти 57 выходного блока 4, как информация о том, что A₁=A₂.On the fifth step, the logical "1" from the output of cell 43 for certain C ₄ commands. . .C ₆ activating the lower output of the decoder 37 of block 2 and the output of the And 39 element, at the moment d2 = 1, will be written to the memory cell 57 of the output block 4 defined by the values of C _{e + 1} ... C _j , as information that A ₁ = A ₂ .

Рассмотрим второй пример, когда A₁<A₂ и A₁= 11001011, а A₂ равно 10011011. Учтем, что выход

дешифратора 9 связан с входом И 20, блока 7.Consider the second example, when A ₁ <A ₂ and A ₁ = 11001011, and A ₂ is 10011011. Consider the output

the decoder 9 is connected to the input And 20, block 7.

На первом такте по аналогии с первым примером число A₁ записывается в счетные триггеры 29 по разрядам в каждый канал блока 7.At the first clock, by analogy with the first example, the number A _{1 is} recorded in the counting flip-flops 29 by bits in each channel of block 7.

На втором такте при e1=1, D₁=1 инверсия числа A₂, т.е. 01100100 поступает на входы элементов И 28 и по импульсу d1=1, в третьей четверти такта, единичные значения разрядов числа

меняют состояние счетных триггеров 29 на противоположное и на выходе триггеров 29 появляется результат, равный

т. е. 10101111, при этом в втором канале счетный триггер 29, за два такта дважды поменял свое состояние с "0" в "1" и снова в "0", что привело к изменению состояния второго счетного триггера 30 с нулевого в единичное и фактически произошла фиксация факта образования переноса из второго разряда в третий разряд или из второго канала в третий, с этой целью и были введены счетные триггеры 30 во все каналы блока 7.At the second step, with e1 = 1, D ₁ = 1, the inverse of the number A ₂ , i.e. 01100100 goes to the inputs of the elements And 28 and on the pulse d1 = 1, in the third quarter of the cycle, the unit values of the digits of the number

change the state of the counting triggers 29 to the opposite and at the output of the triggers 29 a result equal to

that is, 10101111, while in the second channel the counting trigger 29, twice changed its state from “0” to “1” and again to “0” in two cycles, which led to a change in the state of the second counting trigger 30 from zero to one and in fact, there was a fixation of the formation of transfer from the second discharge to the third discharge or from the second channel to the third, for this purpose counting triggers 30 were introduced into all channels of block 7.

На третьем такте по сигналам D₁ и e1 логическая "1" через элементы И 14, ИЛИ 13 и И 27 первого канала поступает на второй и первый входы элементов ИЛИ 25 и И 26 первого канала и с выхода последнего элемента И 26 через элемент ИЛИ 31 логическая "1" поступает на вход элемента 27 второго канала и далее на входы элементов ИЛИ 25 и И 26, с выхода элемента ИЛИ 31 логическая "1", как результат переноса, о котором говорилось выше /на втором такте/ поступила на вход элемента И 27 третьего канала и далее на входы элементов И 28 и И 26, с выхода последнего элемента логическая "1" через элемент ИЛИ 31 поступает на вход элемента И 27 четвертого канала и затем на входы И 26 и И 28, далее перенос не проходит, т.к. на выходах триггеров 29 и 30 логические нули. Таким образом элементы И 26 и ИЛИ 31 обеспечивают сквозной перенос из канала /разряда/ в канал /разряд/, когда перенос имеется, затем в третьей четверти такта при d1=1 происходит изменение состояний триггеров 29 в первых четырех каналах и на выходах всех триггеров 29 всех каналов устанавливается результат алгебраической суммы A₁+/-A₂/ в дополнительном коде 01011111, одновременно по сигналу с выхода элемента 20 произойдет запись информации /0/ с выхода триггера 30 последнего канала через элемент ИЛИ 31 в ячейку памяти 17 блока 7, при этом нулевое значение выхода триггера 30 показывает, что A₁<A₂ и получен результат алгебраической суммы A₁+/-A₂/ в дополнительном коде. На этом же такте в блоке 2 при C₁=1, C₂=1, C₃...C₆ равных "0" через элементы И 46 и ИЛИ 44 на информационный вход ячейки 43 поступает логическая "1", которая при нулевых выходах дешифратора 37, записывается в ячейку 43 по сигналу, поступающему с выхода элемента 41 через элемент И 42 на управляющий вход ячейки 43 при d1=1.On the third step, according to the signals D ₁ and e1, the logical "1" through the elements AND 14, OR 13 and AND 27 of the first channel is supplied to the second and first inputs of the elements OR 25 and AND 26 of the first channel and from the output of the last element And 26 through the element OR 31 logical "1" goes to the input of element 27 of the second channel and then to the inputs of the elements OR 25 and AND 26, from the output of the element OR 31 logical "1", as a result of the transfer, which was mentioned above / on the second clock / entered the input of the element AND 27 of the third channel and further to the inputs of the elements And 28 and And 26, from the output of the last element logical "1" the cut element OR 31 goes to the input of the element And 27 of the fourth channel and then to the inputs And 26 and And 28, then the transfer does not pass, because at the outputs of triggers 29 and 30, logical zeros. Thus, the AND 26 and OR 31 elements provide end-to-end transfer from channel / discharge / to channel / discharge /, when there is transfer, then in the third quarter of the clock cycle with d1 = 1, the states of triggers 29 change in the first four channels and at the outputs of all triggers 29 of all channels, the result of the algebraic sum A ₁ +/- A ₂ / is set in the additional code 01011111, at the same time the signal from the output of element 20 will record information / 0 / from the output of the trigger 30 of the last channel through the OR element 31 to the memory cell 17 of block 7, at this is zero The ode of trigger 30 shows that A ₁ <A ₂ and the result of the algebraic sum A ₁ +/- A ₂ / is obtained in the additional code. At the same clock cycle in block 2 with C ₁ = 1, C ₂ = 1, C ₃ ... C ₆ equal to "0" through the AND 46 and OR 44 elements, the logical "1", which at zero the outputs of the decoder 37, is recorded in the cell 43 by the signal received from the output of the element 41 through the element And 42 to the control input of the cell 43 with d1 = 1.

На четвертом такте по сигналу с выхода дешифратора 8 блока 7, e7=1 значение L₂=1, с инверсного выхода триггера 30 последнего канала, поступает на выход элемента 40 блока 2 и затем при C₁=1 на выходе элемента 41 находится "0" и значение ячейки памяти 43 не меняется, оставаясь "1".On the fourth cycle, according to the signal from the output of the decoder 8 of block 7, e7 = 1, the value L ₂ = 1, from the inverse output of the trigger 30 of the last channel, goes to the output of element 40 of block 2 and then, with C ₁ = 1, the output of element 41 is "0 "and the value of memory cell 43 does not change, remaining" 1 ".

На пятом такте значение L₁=1 с выхода элемента ИЛИ 16, e6=1 поступит через элемент 40 на вход элемента 41 и при C₁=1 на выходе последнего будет "0" и единичное значение ячейки 43 не изменится, мы получили результат вычисления функции L₂•L₁, подтверждающий, что A₁<A₂.On the fifth step, the value L ₁ = 1 from the output of the OR element 16, e6 = 1 will go through the element 40 to the input of the element 41 and with C ₁ = 1 the output of the last one will be “0” and the unit value of cell 43 will not change, we got the calculation result function L ₂ • L ₁ , confirming that A ₁ <A ₂ .

На шестом такте результат вычисления функции L₂•L₁ с выхода ячейки 43 блока 2 при соответствующей команде с выхода дешифратора 37 и при d2=1, т.e. во второй четверти такта, по команде с выхода элемента И 39 запишется в выходной блок 4, в одну из ячеек памяти по адресу C_e+1...C_j.At the sixth step, the result of calculating the function L ₂ • L ₁ from the output of cell 43 of block 2 with the corresponding command from the output of decoder 37 and with d2 = 1, i.e. in the second quarter of the clock, on command from the output of the And 39 element, it will be written to the output block 4, in one of the memory cells at the address C _{e + 1} ... C _j .

Дальше следовало бы описанным выше образом в блоке 2 вычислить функцию L₁•

и, если бы A₁>A₂, то функция L₁•

равнялась "1".Next, we should calculate the function L ₁ • in the way described above in block 2

and, if A ₁ > A ₂ , then the function L ₁ •

equal to "1".

Вернемся к третьему такту, когда мы получили результат алгебраической суммы чисел A₁ и -A₂ в дополнительном коде, и продолжим для нового примера выполнение операций по решению задачи определения окончательного результата вычисления суммы A₁+/-A₂/.Let us return to the third measure, when we obtained the result of the algebraic sum of the numbers A ₁ and -A ₂ in the additional code, and continue for a new example the operations to solve the problem of determining the final result of calculating the sum A ₁ +/- A ₂ /.

Для этого на четвертом такте в блоке 7 полученный результат с выходов триггеров 29 всех каналов записывается в блок оперативной памяти 3 по сигналу с выхода элемента И 70 при e3=1 и d2=1 в ряд ячеек памяти, определенных значениями C₁₂. . . C_e и выходом дешифратора 49. Одновременно под действием сигнала q1= 1 с выхода элемента И 21, все счетные триггеры всех каналов сбрасываются в "0", при этом на выходе элемента ИЛИ 22 имеется логическая "1".To do this, on the fourth cycle in block 7, the result obtained from the outputs of triggers 29 of all channels is recorded in the RAM block 3 by a signal from the output of the And 70 element with e3 = 1 and d2 = 1 in a series of memory cells defined by C ₁₂ values. . . C _e and the output of the decoder 49. Simultaneously, under the action of the signal q1 = 1 from the output of the And 21 element, all the countable triggers of all channels are reset to "0", while the output of the OR 22 has a logical "1".

На пятом такте записанная на предыдущем такте информация из блока 7 в блок 3, в соответствии с адресом C₁₂...C_e, считывается из ряда электронных ключей 50 по сигналу с выхода дешифратора 49 и при активизации выхода e2 дешифратора 8 блока 7. Указанная информация через элементы 23 всех каналов поступает на входы элементов 24, где все разряды инвертируются под действием сигнала с выхода элемента ИЛИ 15 при D₂=1 и поступают через элементы ИЛИ 25 при K₁= 1 на счетные входы триггеров 29, при этом единичные разряды меняют состояния триггеров 29, на выходах которых устанавливается инверсное значение указанной информации, т.е. 10100000.In the fifth step, the information recorded in the previous step from block 7 to block 3, in accordance with the address C ₁₂ ... C _e , is read from a number of electronic keys 50 by the signal from the output of the decoder 49 and when the output e2 of the decoder 8 of block 7 is activated. information through the elements 23 of all channels goes to the inputs of the elements 24, where all the bits are inverted under the influence of the signal from the output of the OR element 15 at D ₂ = 1 and come through the OR elements 25 at K ₁ = 1 to the counting inputs of the triggers 29, while the unit bits change the state of the triggers 29, the outputs of which the inverse value of the specified information is set, i.e. 10 100 000.

На шестом такте к полученному результату в виде кода 10100000 прибавляется логическая "1" путем поступления с выхода элемента 19, D₂=1, блока 7 единичного значения K₁, которое с выхода элемента ИЛИ 13 приходит через элемент И 27 при e5=1 на вход элемента И 28 и на вход элемента И 26, учитывая, что на втором входе элемента И 26 присутствует "1", с его выхода единичный сигнал через элементы ИЛИ 31 и И 27 второго канала поступят на вход элемента И 28 второго канала и в третьей четверти такта при d1=1 на выходах триггеров 29 появится результат вычисления A₁+/-A₂/ в прямом коде 01100000, при этом состояние ячейки памяти 17 блока 7 не изменится /

=0/ и на инверсном выходе ячейки 17 сохранится единичное значение, означающее, что результат вычисления является отрицательным числом /знаковый разряд/ /3/.At the sixth step, the logical “1” is added to the result in the form of a code 10100000 by entering the unit value K ₁ from the output of element 19, D ₂ = 1, block 7, which comes from the output of OR 13 through element And 27 with e5 = 1 to the input of the element And 28 and the input of the element And 26, given that at the second input of the element And 26 there is "1", from its output a single signal through the elements OR 31 and And 27 of the second channel will go to the input of the element And 28 of the second channel and in the third quarter cycle when d1 = 1 on output 29 will trigger the calculation result +/- a ₁ a ₂ / forward to de 01100000, the state of the memory cell 17, unit 7 does not change /

= 0 / and at the inverted output of cell 17, a single value is stored, meaning that the result of the calculation is a negative number / sign digit / / 3 /.

На седьмом такте полученный на предыдущем такте результат и знаковый разряд с выходов триггеров 29 и с инверсного выхода ячейки 17 запишутся под действием сигналов e4=1 и d2=1 и при соответственно единичном выходе элемента И 71 в группу ячеек памяти 55 выходного блока 4 по адресу, определенному значениями C₁...C и соответствующим выходом дешифратора 56.At the seventh step, the result obtained at the previous step and the sign bit from the outputs of the triggers 29 and from the inverse output of the cell 17 are recorded under the action of the signals e4 = 1 and d2 = 1 and, with the corresponding unit output of the And 71 element, into a group of memory cells 55 of the output block 4 at defined by the values of C ₁ ... C and the corresponding output of the decoder 56.

Единичное значение прямого выхода ячейки памяти 17 в блоке 7 означает наличие переноса, например после арифметического сложения n разрядов двух двоичных чисел, в следующий n+1 разряд указанных чисел, значение переноса активизируется при D₃= 1 на выходе дешифратора 9 блока 7 и поступает через элемент ИЛИ 13 на вход элемента И 27 первого канала.A single value of the direct output of the memory cell 17 in block 7 means that there is a transfer, for example, after arithmetic addition of n bits of two binary numbers, to the next n + 1 bit of these numbers, the transfer value is activated when D ₃ = 1 at the output of the decoder 9 of block 7 and comes through element OR 13 to the input of element AND 27 of the first channel.

Программирование команд C₁...C₆ и C₇...C₁₁, а также адресных команд C₁₂. . .C_e и C_e+1...C_j осуществляется в блоке 5 независимо, поэтому работа блоков 2 и 7 может осуществляться параллельно, т.е. процесс реализации операций с многоразрядными числами в блоке 7 и процесс вычисления булевых функций в блоке 2 могут осуществляться одновременно, что существенно повышает быстродействие устройства, и его применение очень эффективно в системах управления технологическими объектами, где часто требуется и вычисление булевых функций и обработка многоразрядных кодов, например с аналого-цифровых преобразователей и т.д.Programming commands C ₁ ... C ₆ and C ₇ ... C ₁₁ , as well as address commands C ₁₂ . . .C _e and C _{e + 1} ... C _{j are} carried out independently in block 5, therefore, the operation of blocks 2 and 7 can be carried out in parallel, i.e. the process of implementing operations with multi-bit numbers in block 7 and the process of calculating Boolean functions in block 2 can be carried out simultaneously, which significantly increases the speed of the device, and its application is very effective in control systems of technological objects, which often require the calculation of Boolean functions and processing of multi-bit codes, for example from analog-to-digital converters, etc.

Реализация операций сложения и вычитания возможно и в прототипе, но для этого требуется большое количество тактов, т.к. при арифметическом суммировании для каждого разряда многоразрядного числа требуется вычислить следующие булевы функции: У = A_i⊕ B_i⊕ P_i-1, P=A_i•B_i + A_i•P_i + B_i•P_i-1, где Y - результат i-разряда суммы, A_i - бит первого слагаемого, B_i - бит второго слагаемого, P_i-1 - бит переноса от суммы предыдущего разряда.Implementation of addition and subtraction operations is also possible in the prototype, but this requires a large number of clock cycles, as during arithmetic summation for each digit of a multi-digit number, it is necessary to calculate the following Boolean functions: Y = A _i ⊕ B _i ⊕ P _i-1 , P = A _i • B _i + A _i • Pi _i + B _i • Pi _i-1 , where Y is the result of the i-bit of the sum, A _i is the bit of the first term, B _i is the bit of the second term, P _i-1 is the carry bit from the sum of the previous bit.

Технико-экономический эффект от использования предлагаемого устройства состоит в повышении быстродействия при обработке дискретных сигналов и кодовых слов, поступающих с объекта управления, что позволяет снизить время реакции системы управления на технологические изменения в объекте управления и тем самым повысить качество управления и регулирования, а также в простом программировании, за счет того, что на одном такте совмещается процесс вызова информации из входного блока или блока оперативной памяти с процессом обработки информации. The technical and economic effect of using the proposed device is to increase the speed when processing discrete signals and code words coming from the control object, which allows to reduce the response time of the control system to technological changes in the control object and thereby improve the quality of control and regulation, as well as simple programming, due to the fact that on one clock the process of recalling information from the input block or RAM block is combined with the information processing ui.

Claims

A device for programmed control of electric drives, electronic keys and alarms, comprising an input unit that receives signals from sensors and generates a specific code at its output, an output unit for recording the values of codes coming from all logical channels to memory cells and transmitting them through digital-to-analog converters, to electrical actuating mechanisms, a program unit, a RAM unit, a synchronization unit, and a switching and computing unit consisting of an element 2-2I-2OR, an element EXCLUSIVE LI, five AND elements, memory cells, OR and NOT elements, with the first inputs of the 2-2I-2OR element connected to the third and fourth outputs of the decoder, respectively, and the second inputs connected to the output of the input unit connected by the first and second groups of inputs to the group of information the outputs of the control object and with the group of address outputs of the program block, as well as to the output of the RAM block, the output of the 2-2I-2 OR element is connected to the first input of the EXCLUSIVE OR element, the second input of which is connected to a specific program output about the block, the output of the EXCLUSIVE OR element is connected to the first input of the third AND element, connected by the output to the control input of the memory cell, and its information input is connected to the output of the OR element, the second input of which is connected to the output of the fifth AND element, the second input of the last connected to a certain bus program block, the first input of the fifth AND element is connected to the output of the element NOT, and the input of the last is connected to the second input of the fourth AND element and with the corresponding bus of the program block, the first input of the fourth AND is connected to inverse the output of the memory cell, and its output is connected to the first input of the OR element, the direct output of the memory cell is connected to the information inputs of the output block and the RAM block, the first inputs of the first and second elements AND are connected to the first and second outputs of the decoder, and their second inputs are combined and are associated with the corresponding output of the synchronization unit, and the outputs are connected to the corresponding inputs of the output unit and the RAM unit, characterized in that a multi-channel operating unit containing elements is inserted into it from the first to the seventh, the OR elements from the first to the fifth, the first and second decoders, the controlled memory cell and n parallel logical channels having the same structure, each of which contains the 2-2I-2OR element, the EXCLUSIVE OR element, the first, second and the third AND element, the first and second AND elements, the first and second OR elements, the first and second counting triggers, while in each channel the output of the 2-2I-2OR element is connected to the input of the EXCLUSIVE OR element, the output of the last is connected to the first input of the first OR element second in for which it is connected to the first input of the first And element and to the output of the second And element, and the output is connected to the first input of the third And element, the output of the last is connected to the counting input of the first counting trigger, the output of which is connected to the second input of the first And element and to the counting input of the second counting trigger, the output of the latter is connected to the first input of the second OR element, the second input of which is connected to the output of the first AND element, while the first two inputs of the two AND elements 2-2I-2OR of all logical channels are connected to specific outputs a running block and a RAM block, and two second inputs of two AND elements 2-2I-2 OR of all logical channels are connected to two corresponding outputs of the first decoder of the multichannel operational block, in which the output of the first OR element is connected to the second inputs of the elements EXCLUSIVE OR logical channels, the first and the second inputs of the first element OR is connected respectively with the outputs of the first and second elements AND, and the two inputs of the first element And are connected to one of the outputs of the second decoder and the output of the third element LI, the inputs of which are connected to two corresponding outputs of the first decoder, the first input of the second element And is connected to one of the inputs of the third element OR and with a specific output of the first decoder, the second input of the second element And is connected to the output of the seventh element And, the first and second inputs of the second element OR connected to the outputs of the sixth and seventh AND elements, and the third input to the output of the third AND element, the outputs of which are connected to the corresponding output of the second decoder and with a logical "1", the first inputs of the sixth and seventh e And And connected to the corresponding outputs of the second decoder, and the second inputs, respectively, to the direct and inverse outputs of the memory cell, the information input of which is connected to the output of the second OR element of the last logical channel, and the control input of the managed memory cell is connected to the output of the fourth element And, the first input of which connected, together with the first inputs of the second elements AND of all logical channels, to the corresponding output of the first decoder, the second input of the fourth element And, together with the second inputs t of the AND elements of all logical channels are connected to a specific output of the synchronization unit, and the third input of the fourth AND element is connected to a specific output of the second decoder, the fifth AND element is connected by inputs to one of the outputs of the synchronization unit and to the output of the fourth OR element, the inputs of which are connected to certain the outputs of the first decoder, also connected to the corresponding inputs of the RAM block and the output block, the output of the fifth element And is connected to the reset inputs in the "0" of the first and second counting triggers all x logical channels, the outputs of all the first countable triggers of the logical channels are connected to the information inputs of the RAM block and the output block and to the inputs of the fifth OR element, the output of the fifth OR element, the corresponding outputs of the first decoder and the inverse output of the second counting trigger of the last logical channel are associated with certain inputs switching and computing unit in which the 2-2I-2OR element is supplemented to the 2-2-2-2-2I-2OR element, in which the first inputs of the third and fourth AND elements are connected to the outputs of the first decoder, and the second inputs are connected respectively with the output of the fifth OR element and with the inverse output of the second counting trigger of the last logical channel in the multi-channel operating unit, the inputs of the first and second decoder are connected to the command buses of the program unit, the output of the second OR element of the first logical channel is connected with the second input of the second AND element of the second logical channel, the output of the second OR element of the second logical channel is connected to the second input of the second AND element of the third log Cesky channel, etc. to the last logical channel, the second input of the second AND element of the first logical channel is connected to the output of the second OR element of the multichannel operating unit, the inverse output of the managed memory cell is connected to the input of the output unit.