SU1083198A1 - Operational module - Google Patents
Operational module Download PDFInfo
- Publication number
- SU1083198A1 SU1083198A1 SU823519482A SU3519482A SU1083198A1 SU 1083198 A1 SU1083198 A1 SU 1083198A1 SU 823519482 A SU823519482 A SU 823519482A SU 3519482 A SU3519482 A SU 3519482A SU 1083198 A1 SU1083198 A1 SU 1083198A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- module
- inputs
- output
- group
- Prior art date
Links
Landscapes
- Multi Processors (AREA)
Abstract
ОПЕРАЦИОННЫЙ МОДУЛЬ, содержащий первый и второй, триггеры, входы синхронизации которых подключены к входу синхронизации модул , отличающийс тем, что, с целью расширени области применени за счет реализации модулем возможности адаптации к решаемой задаче , в него введены перва и втора группы элементов 2И-ИЛИ-НЕ по четыре элемента в каждой, элемент НЕ, первый и второй блоки пам ти, группы информационных входов, первые группы адресных входов и входы разрешени записи которых соединены соответственно с группой информационных входов,-с группой входов управлейи и с управл ющим входом модул ,вторые группы адресных входов первого и второго блоков пам ти подключены соотBeTCTBieHHo к выходам элементов. 2ИИЛИ-НЕ первой и второй групп, первые информационные выходы первого и второго блоков пам ти соединены соответственно с первым входом первого элемента 2И-ИЛИ-НЕ второй группы и с выходом переноса модул , второй информационный выход первого блока пам ти соединен с информационным входом первого триггера и-с-первым асинхронным выходом данных модул , второй информационный выход второго блока пам ти соединен с информационным входом вт,орого триггера и с вторым асинхронным выходом данных модул , первый вход первого элемента 2И-ИЛИ-НЕ первой группы соединен с входом переноса модул , первые входы вторых элементов 2К-ИЛИ-НЕ первой и второй групп соединены соответственно с первым и вторым входами данных модул , первый вход третьего элемента 2И-1ШИ-КЕ i О) первой группы соединен с выходом первого триггера, с выходом переноса вправо модул и с первым синхронным входом данных модул , первый вход третьего элемента 2И-ИЛИ-НЕ второй группы соединен с первым входом четвертого элемента 2И-ИЛИ-МЕ первой группы, с выходом второго триггера и с синхронным выходом данных модул , первый вход четвертого элемента 2И-ИЛИ-НЕ второй 00 груйпы соединен с входом переноса вправо модул , вторые входы первых, со вторых, третьих и четвертых элементов 2И-Ш1И-НЕ первой и второй групп соединены соответственно с первым, со вторым, третьим и четвертым входами эо настройки модул , третьи входы всех элементов 2И-ИЛИ-НЕ соединены с выходом элемента НЕ, вход которого соединен с четвертыми входами всех элементов 2И-ИЛИ-НЕ и с входом управлени режимом модул .OPERATING MODULE containing the first and second triggers, the synchronization inputs of which are connected to the synchronization input of the module, characterized in that, in order to expand the scope of application by implementing the module's adaptability to the problem being solved, the first and second groups of elements 2I-OR are introduced into it - NOT four elements in each, the element is NOT, the first and second memory blocks, groups of information inputs, the first groups of address inputs and the write resolution of which are connected respectively to the group of information inputs , -C upravleyi inputs and a control input of unit, second group of address inputs of the first and second memory blocks are connected to the outputs sootBeTCTBieHHo elements. 2 OR-NOT of the first and second groups, the first information outputs of the first and second memory blocks are connected respectively to the first input of the first element 2И-OR-NOT of the second group and to the module transfer output, the second information output of the first memory block is connected to the information input of the first trigger and-with-the first asynchronous data output of the module, the second information output of the second memory block is connected to the information input of the second trigger and the second asynchronous data output of the module, the first input of the first element 2I-OR-NO The first group is connected to the transfer input of the module, the first inputs of the second elements 2K-OR-NOT of the first and second groups are connected respectively to the first and second inputs of the module, the first input of the third element 2I-1ShI-KE i O) of the first group is connected to the output of the first trigger , with the transfer output to the right of the module and with the first synchronous data input of the module, the first input of the third element 2I-OR-NOT of the second group is connected to the first input of the fourth element 2I-OR-ME of the first group, with the output of the second trigger and the synchronous data output of the module, ne The fourth input of the fourth element 2I-OR-NOT of the second 00 gruppy is connected to the transfer input to the right of the module, the second inputs of the first, from the second, third and fourth elements 2I-Sh1I-NOT of the first and second groups are connected to the first, second, second, third and fourth, respectively. The inputs are module settings, the third inputs of all 2I-OR-NOT elements are connected to the output of the NOT element, whose input is connected to the fourth inputs of all 2I-OR-NOT elements and to the module mode control input.
Description
Изобретение относитс к ВЕЛЧИСЛИтельной технике и может найти применение при построении специализирован ных и универсальных ЭВМ. Известен микропроцессорный модуль содержащий регистр-аккумул тор, четы ре группы ыин управлени , входные и выходные шины данных и функционально го переноса направо и налево, а такж шину тактовых импульсов Cl1. Недостатком данного мбдул вл ет с широкое поле управлени микрооперацией . Наиболее близким к предлагаемому по технической сущности вл етс мик ропроцессорный модуль, содержащий первый и второй триггеры, входы синх ронизации которых соединены с шиной тактовых импульсов, четыре мультиплексора , перва группа шин управлени соединена с информационными входами первого мультиплексора, первый упраВ л ющий вход которого соединен с первым управл ющим входом второго мультиплексора , второй управл ющий вход которого соединен с входной шиной переноса и вторым управл ющим входом первого мультиплексора, третий управ л ющий вход которого соединен с первой входной шиной данных и третьим управл ющим входом второго мультиплексора , четвертый управл ющий вход которого соединен с выходной шиной обратной св зи, первой выходной шиной данных, выходом триггера нулевог разр да и четвертым управл ющим входом первого мультиплексора, выход которого соединен с первой выходной шиной переноса, втора выходна шина переноса соединена с выходом третьего мультиплексора, первый управл ющий вход которого соединен с входной шиной обратной св зи и первым уп равл ющим входом четвертого мультиплексора , второй управл ющий вход которого соединен с первой выходной шиной переноса и вторым управл ющим входом третьего мультиплексора, тре- тий управл ющий вход которого соединен с второй входной шиной данных и третьим управл ющим входом четвертого мультиплексора, четвертый управл ющий вход которого соединен с выходом первого триггера/ второй вы-г ходной шиной данных и первым управл ющим входом первого мультиплексора, информационные входы которого соединены с первой группой шин управлени , информационные выходы второго и четвертого мультиплексоров соедине ны соответственно с D -входами первого и второго триггеров, перва и втора асинхронные шины данных соединены соответственно сD-входами первого и второго триггеров 2. Недостатком известного модул вл етс невозможность адаптации к решаемой задаче. Цель изобретени - расширение области прик нени модул за счет реализации им возможности адаптации к решаемой задаче и выполнени различных операций в разных разр дах. Поставленна цель достигаетс .тем, что в операционный модуль, содержащий первый и второй триггеры, входы синхронизации которых подключены к входу синхронизации модул , введены перва и втора группы элементов ЗИ-ИЛИ-НЕ по четыре элемента в каждой , элемент НЕ, первый и второй блоки пам ти, группы информационных входов, первые группы адресных входов и входы разрешени записи которых соединены соответственно с группой информационных входов, с группой входов управлени и с управл ющим входом модул , вторые группы адресных входов первого и второго блоков пам ти подключены соответственно к выходам элементов 2И-ИЛИ-НЕ первой и второй групп, первые информационные выходы первого и второго блоков пам ти соединены соответственно с первым входом первого элемента 2И-ИЛИ-НЕ второй группы и с выходом переноса модул , второй информационный выход первого блока пам ти соединен с информационным входом первого триггера и с первым асинхронным выходом данных модул , второй информационный выход второго блока пам ти соединен с информационным входом второго триггера и с вторым асинхронным выходом данных модул , первый вход первого элемента 2И-ИЛИ-НЕ первой группы соединен с входом переноса модул , первые входы.вторых элементов 2И-ИЛИ-НЕ первой и второй групп соединены соответственно с первым и вторым входами данных модул , первый вход третьего элемента 2ИИЛИ-НЕ первой группы соединен с выходом первого триггера, с выходом переноса вправо модул и с первым синхронным входом данных модул , первый вход третьего элемента 2ИИЛИ-НЕ второй группы соединен с перовым входом четвертого элемента 2ИИЛИ-НЕ первой группы, с выходом вто ,рого триггера и с вторьал синхронным выходом данных модул , первый вход четвертого элемента 2И-ИЛИ-НЕ второй группы соединен с входом переноса вправо модул , вторые входы первых , вторых, третьих и четвертых элементов 2И-ИЛИ-НЕ первой и второй групп соединены соответственно с первым, вторым, третьим и четвертым входами настройки модул , третьи входы всех элементов 2И-ИЛИ-НЕ соединены с выходом элемента НЕ, вход которого соединен с четвертыми входами всех элементов 2И-ИЛИ-НЕ и с входом управлени режимом модул .The invention relates to Highlighter technology and can be used in the construction of specialized and universal computers. A microprocessor module containing a register-battery, four groups of control commands, input and output data and function buses to the right and left, as well as the Cl1 clock bus is known. The disadvantage of this module is the wide field of control of the microoperation. Closest to the proposed technical entity is a microprocessor module that contains the first and second triggers, the sync inputs of which are connected to the clock bus, four multiplexers, the first group of control buses are connected to the information inputs of the first multiplexer, the first control input of which is connected with the first control input of the second multiplexer, the second control input of which is connected to the input transfer bus and the second control input of the first multiplexer, the third control The liaison input of which is connected to the first input data bus and the third control input of the second multiplexer, the fourth control input of which is connected to the output feedback bus, the first output data bus, the zero-output trigger output and the fourth control input of the first multiplexer, output which is connected to the first output transfer bus, the second output transfer bus is connected to the output of the third multiplexer, the first control input of which is connected to the input feedback bus and the first control named by the input of the fourth multiplexer, the second control input of which is connected to the first output transfer bus and the second control input of the third multiplexer, the third control input of which is connected to the second input data bus and the third control input of the fourth multiplexer, the fourth control input of which connected to the output of the first trigger / second output data bus and the first control input of the first multiplexer, the information inputs of which are connected to the first group of control buses, information The ion outputs of the second and fourth multiplexers are connected respectively to the D inputs of the first and second triggers, the first and second asynchronous data buses are connected respectively to the D inputs of the first and second triggers 2. A disadvantage of the known module is the inability to adapt to the problem being solved. The purpose of the invention is to expand the area of application of the module due to its realization of the possibility of adapting to the problem being solved and performing various operations in different categories. The goal is achieved. We note that the first and second triggers, the synchronization inputs of which are connected to the synchronization input of the module, are entered into the first and second ZI-OR-NO element groups with four elements each, the NOT element, the first and second blocks. memory, groups of information inputs, the first groups of address inputs and recording resolution inputs of which are connected respectively to the group of information inputs, to the group of control inputs and to the control input of the module, the second groups of address inputs of the first and the second memory blocks are connected respectively to the outputs of elements 2I-OR-NOT of the first and second groups, the first information outputs of the first and second memory blocks are connected respectively to the first input of the first element 2I-OR-NOT of the second group and to the transfer output of the module, the second the information output of the first memory block is connected to the information input of the first trigger and the first asynchronous data output of the module, the second information output of the second memory block is connected to the information input of the second trigger and the second async data output module, the first input of the first element 2I-OR-NOT the first group is connected to the transfer input module, the first inputs. second elements 2I-OR-NOT the first and second groups are connected respectively to the first and second data inputs of the module, the first input of the third element 2 OR-NOT of the first group is connected to the output of the first trigger, with the transfer output to the right of the module and with the first synchronous data input of the module, the first input of the third element 2 OR-NOT of the second group is connected to the first input of the fourth element 2 OR-NOT of the first group, with output the second, trigger and second synchronous data output of the module, the first input of the fourth element 2И-OR-NOT of the second group is connected to the transfer input to the right of the module, the second inputs of the first, second, third and fourth elements 2И-OR-NOT of the first and second groups connected to the first, second, third and fourth inputs of the module settings, the third inputs of all 2I-OR-NOT elements are connected to the output of the NOT element, whose input is connected to the fourth inputs of all 2I-OR-NOT elements and to the control input of the module mode.
На чертеже изображена схема предлагаемого модул .The drawing shows a diagram of the proposed module.
Операционный модуль содержит первый . 1 и второй 2 триггеры, группу входов 3 управлени , первый 4 и второй 5 входы данных, первый 6 и второй 7 асинхронные выходы данных, первый 8 и второй 9 синхронные выходы данных, вход 10 и выход 11 пере-. носа, вход 12 и выход 13 переноса вправо, вход 14 синхронизации, четыре входа 15-18 настройки, вход 19 управлени режимом, элемент НЕ 20, восемь элементов 2И-ИЛИ-НЕ 21-28, два блока 29 и 30 пам ти, вход 31 разрешени записи и группу информационных входов 32.Operational module contains the first. 1 and second 2 triggers, a group of control inputs 3, the first 4 and second 5 data inputs, the first 6 and second 7 asynchronous data outputs, the first 8 and second 9 synchronous data outputs, input 10 and output 11 pere-. of the nose, input 12 and output 13 of transfer to the right, input 14 of synchronization, four inputs 15-18 of the setting, input 19 of the mode control, element NOT 20, eight elements 2I-OR-NOT 21-28, two blocks 29 and 30 of memory, input 31 record permissions and a group of information inputs 32.
Операционный модуль, предназначенный дл реализации арифметико-логических операций, работа;ет следующим образом.An operational module designed to implement arithmetic logic operations, works as follows.
Двоичный код, подаваемый по группе входов 3 управлени , определ ет вид микрооперации, реализуемой над двум операндами, один из которых находитс в триггерах 1 и 2, а другой - на входах 4 и 5 данных. Количество входов управлени определ етс двоичным логарифмом количества микроопераций, выбранных из всего множества возможных микроопераций дл решени данной задачи. Дл подготовки микропроцессорного модул к реализации выбранного набора микр операций служит режим настройки, определ емый значением сигнала на входе 19 управлени режимом. В этом режиме втора группа адресных входо блоков 29 и 30 пам ти соедин етс . через элементы 2И-ИЛИ-НЕ 21,23,25, 27 и 22,24,26,28 с выходами 15,16 и 17,18 настройки соответственно.The binary code supplied by the group of inputs 3 of the control determines the type of micro-operation implemented over two operands, one of which is located in triggers 1 and 2, and the other on inputs 4 and 5 of data. The number of control inputs is determined by the binary logarithm of the number of micro-operations selected from the entire set of possible micro-operations to solve this problem. To prepare the microprocessor module for the implementation of the selected set of micro operations, the configuration mode is used, determined by the value of the signal at the mode control input 19. In this mode, the second group of address input blocks 29 and 30 of the memory is connected. through elements 2I-OR-NOT 21,23,25, 27 and 22,24,26,28 with outputs 15,16 and 17,18 settings, respectively.
Дл настройки операционного модул дл . реализации некоторой заданно микрооперации на группе входов 3 управлени устанавливаетс код этой микрооперации, а на входах 15-18 настройки - один из возможных наборов значений операндов, переноса и сдвига вЪраво соедин етс с микрооперации . При этом на вход 15 подаес сигнал,, представл ющий собой в режиме настройки значение переноса, на вход 16 - значение разр да входного операнда, на вход 17 - значение триггеров 1 и 2, а на вход 18 значение переноса вправо. Одновремено на одной и другой парах разр дов группы информационных входов 32 устанавливаютс значени результато операций в соответствующих разр дах устройства и переноса в следующие разр ды. После установки всех этих данных на вход 31 разрешени записи поступает сигнал, производ щий запись полученной информации в блоки 29 и 30 пам ти. Аналогичнымобра зом осуществл етс настройка операционного модул при всех возможных наборах значений операндов и переносов дл всего выбранного множества микроопераций.To configure the operating module for. the implementation of a certain micro-operation on the group of control inputs 3 sets the code of this micro-operation, and on settings 15-18, one of the possible sets of operand values, transfer and shift is right connected with the micro-operation. At the same time, the input signal 15 in the configuration mode is the transfer value, input 16 is the bit value of the input operand, input 17 is the trigger value 1 and 2, and input 18 is the transfer value to the right. At the same time, on one and the other pairs of bits of the group of information inputs 32, the values of the results of operations in the corresponding bits of the device and transfer to the next bits are set. After all these data have been installed, a signal is received at the input 31 of the recording resolution, which records the information received in memory blocks 29 and 30. In a similar way, the operating module is configured for all possible sets of operand and carry values for the entire selected set of micro-operations.
. После настройки- операционный модуль изменением сигнала на входе 19 управлени режимом переводитс в режим вычислени . В этом режиме втора группа адресных входов блоков 29 и 30 пам ти соедин етс .соответствующими выходами триггеров 1 и 2, входа0 ми 4 и 5 данных и входами 12 и 10 переносов . При этом на вторых выходах блоков 29 и 30 пам ти и на асинхронных выходах 6 и 7 данных в соответ-i ствии с заданной на группе входов 3 . After tuning, the operating module changes the signal at the mode control input 19 to the calculation mode. In this mode, the second group of address inputs of memory blocks 29 and 30 is connected by the corresponding outputs of flip-flops 1 and 2, inputs 4 and 5 of data, and inputs 12 and 10 of transfers. At the same time, the second outputs of memory blocks 29 and 30 and the asynchronous outputs 6 and 7 of data correspond to the one specified on the group of inputs 3
5 управлени микрооперацией формируетс результат выполнени микрооперации в срответствующем разр де, а на первых выходах - значение сигналов переноса. Значение сигнала переноса 5 of the micro-operation control, the result of performing the micro-operation in the corresponding bit is formed, and at the first outputs - the value of the transfer signals. The value of the transfer signal
0 с первого выхода блока 30 пам ти поступает на выход 11 переноса. Таким образом, значение результата в данном разр де и перенос в следующий разр д при заданной микроопера5 ции вл ютс произвольными переключательными функци ми четырех аргументов: сигнала на входе 4 или 5 данных соответствующего разр да, выходного сигнала соответствующего разр да,сиг0 нала переноса,поступающего по входу 10 переноса или с первого выхода блока 29 пам ти и сигнала переноса вправо,поступающего с выхода второго нли по входу 12 переноса вправо.0 from the first output of the memory block 30 enters output transfer 11. Thus, the value of the result in this bit and transfer to the next bit for a given micro-operation are arbitrary switching functions of four arguments: a signal at the input 4 or 5 of the data of the corresponding bit, an output signal of the corresponding bit, a transfer signal coming at input 10 of the transfer or from the first output of the memory block 29 and the transfer signal to the right, coming from the output of the second nli at input 12 of the transfer to the right.
5five
По фронту тактового импульса, поступакицего по входу 14 си хронизации на вход синхронизации триггеров 1 и 2, происходит запись результата микрооперации с асинхронных выходов 6 и 7 данных в триггеры 1 и 2. Этот On the front of the clock pulse, received by the input 14 synchronization input to the synchronization input of the triggers 1 and 2, the result of the micro-operation from the asynchronous outputs 6 and 7 of the data is recorded into the triggers 1 and 2. This
0 результат поступает на .синхронные выходы 8 и 9 данных. Одновременно сигнал с выхода первого триггера 1 поступает на выход 13 переноса вправо . Результат, записанный в тригге5 ры 1 и 2, остаетс неизменным до прихода фронта следующего тактового импульса.0 the result goes to the synchronous outputs 8 and 9 data. Simultaneously, the signal from the output of the first trigger 1 is fed to the output 13 of the transfer to the right. The result recorded in the trigger 1 and 2 remains unchanged until the arrival of the front of the next clock pulse.
Дл реализации другого подмножества микроопераций должен быть пов0 торен процеср настройки.In order to implement another subset of micro-operations, a tuning process must be repeated.
Таким образом, в предлагаемом модуле реализуетс возможность адаптации к решаемой задаче путем проведени соответств.ующей настройки опре5 деленной системы микрокоманд, а также предусмотрена возможность выполнени различных операций в разных разр дах .Thus, the proposed module realizes the ability to adapt to the problem being solved by carrying out the appropriate setting of a certain system of micro-commands, and also provides the ability to perform various operations in different bits.
Реализаци таких возможностей поз0 вол ет расширить область применени предлагаемого модул . Так, например, на его базе можно построить многоразр дный адаптивный процессор с измен ющимс в процессе вычислений набором реализуемых микроопераций.The implementation of such opportunities allows to expand the scope of the proposed module. So, for example, on its basis one can construct a multi-bit adaptive processor with a set of realizable microoperations changing in the course of computations.
5five
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823519482A SU1083198A1 (en) | 1982-12-03 | 1982-12-03 | Operational module |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU823519482A SU1083198A1 (en) | 1982-12-03 | 1982-12-03 | Operational module |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1083198A1 true SU1083198A1 (en) | 1984-03-30 |
Family
ID=21038401
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU823519482A SU1083198A1 (en) | 1982-12-03 | 1982-12-03 | Operational module |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1083198A1 (en) |
-
1982
- 1982-12-03 SU SU823519482A patent/SU1083198A1/en active
Non-Patent Citations (1)
Title |
---|
1. Авторское свидетельство СССР 842789. к . G 06 F 7/00. 1980. 2. Авторское свидетельство СССР 894714. кл. G 06 F 15/00. 1981 (прототип). * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
GB1600633A (en) | Data processing systems | |
SU1083198A1 (en) | Operational module | |
GB1536933A (en) | Array processors | |
SU860138A1 (en) | Register | |
SU796840A1 (en) | Device for determining number position on numerical axis | |
SU877618A1 (en) | Shift register | |
SU970368A1 (en) | Control device | |
SU1195364A1 (en) | Microprocessor | |
SU951315A1 (en) | Device for interfacing processor with multi-unit memory | |
SU608154A1 (en) | N-digit binary number comparing arrangement | |
SU666583A1 (en) | Shift register | |
SU962916A1 (en) | Arithmetic logic moduls | |
SU1300566A1 (en) | Static register | |
SU1176322A1 (en) | Computing device | |
SU1179351A1 (en) | Interface for linking computer with peripheral units | |
SU894714A1 (en) | Microprocessor module | |
SU868749A1 (en) | Number sorting device | |
SU1675899A1 (en) | Device for information processing | |
SU1124332A1 (en) | Information input device | |
SU1203693A1 (en) | Threshold element | |
SU1156072A1 (en) | Microprocessor control unit | |
JPS5833584B2 (en) | information processing equipment | |
RU2012037C1 (en) | Processor for execution of operations on members from fuzzy sets | |
SU824193A1 (en) | Extremum number determining device | |
SU1695386A1 (en) | Digital delay device |