JPS5931157B2 - Data storage device storage content protection device - Google Patents
Data storage device storage content protection deviceInfo
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- JPS5931157B2 JPS5931157B2 JP52116821A JP11682177A JPS5931157B2 JP S5931157 B2 JPS5931157 B2 JP S5931157B2 JP 52116821 A JP52116821 A JP 52116821A JP 11682177 A JP11682177 A JP 11682177A JP S5931157 B2 JPS5931157 B2 JP S5931157B2
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Description
【発明の詳細な説明】
本発明ほストアートプログラム方式を採用したシーケン
ス制御装置のデータ記憶装置の記憶内容保護装置に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a storage content protection device for a data storage device of a sequence control device that employs the host art program method.
この種のシーケンス制御装置は、プログラム記、憶装置
に格納した制御プログラムを一定の周期でサイクリツク
に読み出し、この制御プログラムに応じて外部機器から
の情報を取り込み、所定の演算を実行した結果によつて
、外部の制御対象を順次制御する。This type of sequence control device cyclically reads out a control program stored in a program storage device at regular intervals, takes in information from external equipment according to this control program, and executes predetermined calculations based on the results. Then, the external control targets are sequentially controlled.
このようなシーケンス制御装置は、演算を実行する際、
内部情報を一相格納したり、あるいはタイマの経過時間
情報を一時的に格納する等の用途に、内部にデータ記憶
装置を備えている。ところが、このようなデータ記憶装
置は、運転開始時点において、内部にどのような情報が
格納されているかわからないので、クリアする必要があ
る。そのため、このようなシーケンス制御装置は内部に
初期クリア回路を備えている。この回路は、運転開始点
を電源の立ち上りを検出することによつて検出し、この
検出時点からプログラムカウンタがプログラム記憶装置
を少なくとも一巡走査指定する間、クリア信号を発生し
、このクリア信号が発生している間にプロダラム記憶装
置から読み出されるデータ記憶装置の指定アドレス情報
に基づいて、データ記憶装置の各アドレスにクリア情報
を書き込むものである。そして、このような回路を設置
することによつてプログラムの簡略化を図つている。と
ころが、運転中に瞬時停電が発生し、次に電源が復帰し
た場合も、この初期クリア回路は作動し、データ記憶装
置内のすべての情報を無条件にクリアしてしまう。デー
タ記憶装置の内容がすべてクリアされてしまうと、停電
発生前からの状態に継続して誤操作なく運転を続行する
のは不可能になつてしまう。そこで、従来のシーケース
制御装置は停電が発生したら、運転を停止し、電源が復
帰しても停止状態を続行するようにしてあつた。そして
、電源が復帰したところで操作員が、継続運転に必要な
、例えば製品の数を計数している途中の値、停電発生時
に実行中であつた工程番号等の情報を手動操作によつて
データ記憶装置の所定の番地に書き込むようにしていた
。前記したようなシーケンス制御装置においては、デー
タ記憶装置に格納した情報のうち、その一部が、瞬時停
電が発生し、電源が復帰してもクリアされないよう保護
できれば、継続して誤操作なく運転を続行できる場合が
多くある。When such a sequence control device executes an operation,
A data storage device is provided internally for purposes such as storing one phase of internal information or temporarily storing elapsed time information of a timer. However, since it is not known what kind of information is stored inside such a data storage device at the time of starting operation, it is necessary to clear the information. Therefore, such a sequence control device is equipped with an initial clear circuit inside. This circuit detects the starting point of operation by detecting the rise of the power supply, and generates a clear signal while the program counter specifies at least one round scan of the program storage device from this detection point, and this clear signal is generated. Clear information is written to each address of the data storage device based on designated address information of the data storage device read from the program storage device during the program execution. By installing such a circuit, the program is simplified. However, even if a momentary power outage occurs during operation and the power is restored the next time, this initial clear circuit operates and unconditionally clears all information in the data storage device. If all the contents of the data storage device are cleared, it will be impossible to continue operating in the same state as before the power outage without any erroneous operation. Therefore, conventional sea case control devices have been designed to stop operation when a power outage occurs, and to continue in the stopped state even after power is restored. Once the power has been restored, the operator manually collects the information necessary for continued operation, such as the value in the middle of counting the number of products and the process number that was being executed when the power outage occurred. It was designed to write to a predetermined address in the storage device. In the sequence control device described above, if some of the information stored in the data storage device can be protected from being cleared even after a momentary power outage occurs and the power is restored, it will be possible to continue operation without erroneous operation. There are many cases where you can proceed.
このため、従来、前記した初期クリア回路の影響を受け
ない補助データ記憶装置を外部に設置し、保持しておき
たい情報についてはこの補助データ記憶装置とシーケン
ス制御装置との間でやり取りするようなものが考えられ
ていた。ところが、これによると、補助データ記憶装置
の配置、この記憶装置の制御に必要となる入出力回路の
浪費、およびこの記憶装置の制御1こ必要な余分なプロ
グラムの作成等、種々の問題点があつた。本発明は上述
の点に鑑みて成されたもので、瞬時停電等の電源異常が
発生して電源電圧が消失し、次に電源電圧が復帰して初
期タリア回路が作動しても、データ記憶装置の予め定め
た任意の1つ、または複数のアドレスはクリアされない
よう保護できるデータ記憶装置の記憶内容保護装置を得
ることを目的とする。For this reason, conventionally, an auxiliary data storage device that is unaffected by the above-mentioned initial clear circuit is installed externally, and information to be retained is exchanged between this auxiliary data storage device and the sequence control device. Things were being thought of. However, this method has various problems, such as the layout of the auxiliary data storage device, the waste of input/output circuits required to control this storage device, and the creation of extra programs required to control this storage device. It was hot. The present invention has been made in view of the above-mentioned points, and even if the power supply voltage disappears due to a power supply abnormality such as a momentary power outage, and the power supply voltage is restored and the initial Talia circuit is activated, data will not be stored. It is an object of the present invention to provide a storage content protection device for a data storage device that can protect any one or more predetermined addresses of the device from being cleared.
上記目的を達成するため本発明の特徴とするところは、
電源電圧の立ち上りを検出してから、プログラムカウン
タがプログラム記憶装置を少なくとも一巡走査指定する
間クリア信号を発生する初期クリア回路を備え、前記プ
ログラム記憶装置から読み出されるデータ記憶装置のア
ドレス指定情報に基づいて、前記初期クリア回路がクリ
ア信号を発生している間、前記データ記憶装置にクリア
情報を書き込むようにしたものにおいて、前記データ記
憶装置の任意の1つ、または複数のアドレスを設定する
アドレス設定手段と、前記データ記憶装置のアドレスを
指定する前記アドレス指定情報と前記アドレス設定手段
からの設定アドレス情報とを突き合せこれら両情報の一
致を検出して一ノ致信号をゲート手段を介して出力する
一致検出手段とを備え、前記初期クリア回路から出力さ
れるタリア信号で前記ゲート手段を開制御し、前記ゲー
ト手段を介して出力される前記一致信号で、前記データ
記憶装置へのクリア情報の書き込みを禁止するようにし
たデータ記憶装置の記憶内容保護装置にある。In order to achieve the above object, the present invention is characterized by:
an initial clear circuit that generates a clear signal while the program counter scans at least one cycle of the program storage device after detecting the rise of the power supply voltage, the initial clear circuit generating a clear signal while the program counter scans the program storage device at least once, based on addressing information of the data storage device read from the program storage device; wherein clear information is written to the data storage device while the initial clear circuit is generating a clear signal, an address setting for setting one or more arbitrary addresses of the data storage device; and a means for comparing the address designation information specifying the address of the data storage device with the set address information from the address setting means, detecting a match between the two pieces of information, and outputting a match signal through the gate means. a coincidence detection means for controlling the opening of the gate means by a Talia signal outputted from the initial clear circuit, and detecting clear information to the data storage device by the coincidence signal outputted via the gate means. A storage content protection device for a data storage device that prohibits writing.
以下、第1図に示す本発明の一実施例について説明する
。An embodiment of the present invention shown in FIG. 1 will be described below.
1はプログラム記憶装置であり、シーケンスを論理式に
直した制御プログラムを格納してある。Reference numeral 1 denotes a program storage device, which stores a control program in which a sequence is converted into a logical formula.
2はプログラムカウンタであり、プログラム記憶装置1
の複数のアドレスの各アドレスを順次走査指定し、各ア
ドレスに格納した制御プログラムを構成する命令コード
を順次読み出す。2 is a program counter, and a program storage device 1
Each of the plurality of addresses is sequentially scanned and specified, and the instruction codes constituting the control program stored in each address are sequentially read out.
そして、このプログラムカウンタ2は一定周期でプログ
ラム記憶装置1の各アドレスをサイクリツクに走査指定
する。3は演算処理装置であり、4は入出力回路である
。The program counter 2 cyclically scans and designates each address of the program storage device 1 at a constant period. 3 is an arithmetic processing unit, and 4 is an input/output circuit.
入出力回路4は複数組の回路で構成してあり、その各々
の回路は入力機器、あるいは適当な制御対象に接続して
あり、入力機器あるいは制御対象の作動、不作動状態を
記憶する。そして、プログラム記憶装置1からの命令コ
ードのオペランド部0PAを受け、これによつて指定さ
れたアドレスの回路の論理情報1Nを演算処理装置3へ
送出する。演算処理装置3はプログラム記憶装置1から
の命令コードの操作部1NSTを受け、入出力回路4か
らの論理情報1Nを入力し、操作部NSTで指定された
演算を実行し、結果の論理情報0UTを、オペランド部
0PAで指定した出力回路4のアドレスへ格納する。そ
して、この入出力回路4に接続した制御対象をその格納
した内容で順次制御操作する。5はデータ記憶装置であ
り、6はデータ記憶装置5の読み出し、書き込みを制御
するメモリコントロール回路である。The input/output circuit 4 is composed of a plurality of sets of circuits, each of which is connected to an input device or a suitable controlled object, and stores the operating or inactive state of the input device or controlled object. Then, it receives the operand part 0PA of the instruction code from the program storage device 1, and thereby sends the logic information 1N of the circuit at the specified address to the arithmetic processing device 3. The arithmetic processing unit 3 receives the operation unit 1NST of the instruction code from the program storage device 1, inputs the logic information 1N from the input/output circuit 4, executes the operation specified by the operation unit NST, and outputs the resulting logic information 0UT. is stored in the address of the output circuit 4 specified by the operand section 0PA. Then, control objects connected to this input/output circuit 4 are sequentially controlled using the stored contents. 5 is a data storage device, and 6 is a memory control circuit that controls reading and writing of the data storage device 5.
メモリコントロール回路6はプログラム記憶装置1から
の命令コードの操作部1NSTを入力し、これが読み出
し命令であるか、書き込み命令であるかを解読し、それ
に応じた信号をデータ記憶装置3の読み出し書き込み端
子R/Wに印加する。データ記憶装置5はプログラム記
憶装置1からの命令コードのオペランド部をアドレス指
定情報DADとして人力し、書き込み情報WDAとして
演算処理装置3の出力情報を入力するようにしてあり、
読み出し情報RDAを演算処理装置3の入力情報として
ある。そして、メモリコントロール回路6からの信号に
応じ、これが書き込みを指令する信号であれば、アドレ
ス指定情報DADによつて指定されたアドレスに書き込
み情報WDAを格納し、これが読み出しを指令する信号
であれば、アドレス指定情報DADによつて指定された
アドレスの内容を読み出し情報RDAとして出力する。
7は初期クリア回路であり、一例として電源Vccの電
圧の立ち上りを検出して信号を出力する電源復帰検出回
路8と、この回路8からの信号を受けて作動する単安定
マルチバイブレータ9とで構成した場合について示して
ある。The memory control circuit 6 inputs the instruction code from the program storage device 1 to the operation unit 1NST, decodes whether it is a read command or a write command, and sends a corresponding signal to the read/write terminal of the data storage device 3. Apply to R/W. The data storage device 5 is configured to input the operand part of the instruction code from the program storage device 1 as addressing information DAD, and input the output information of the arithmetic processing device 3 as write information WDA.
The read information RDA is input information to the arithmetic processing device 3. Then, in response to a signal from the memory control circuit 6, if this is a signal instructing writing, write information WDA is stored at the address specified by address designation information DAD, and if this is a signal instructing reading. , outputs the contents of the address specified by the address designation information DAD as read information RDA.
Reference numeral 7 denotes an initial clear circuit, which is composed of, for example, a power recovery detection circuit 8 that detects the rise of the voltage of the power supply Vcc and outputs a signal, and a monostable multivibrator 9 that operates in response to a signal from this circuit 8. The case is shown below.
電源復帰検出回路8は種々の回路で構成可能であるが、
積分回路等で構成したものが一般的である。単安定マル
チバイブレータ9はその準安定時間を、プログラムカウ
ンタ2がプログラム記憶装置1を少なくとも一巡走査指
定する時間以上の任意の値に設定してある。10はデー
タゲート回路であり、演算処理装置3からデータ記憶装
置5へ書き込み情報WDAを送出する経路内に介在して
あり、その開閉により書き込み情報WDAの送出、しや
断を行う。Although the power return detection circuit 8 can be configured with various circuits,
It is generally constructed from an integrating circuit or the like. The monostable multivibrator 9 has its metastable time set to an arbitrary value longer than the time required for the program counter 2 to designate at least one round scan of the program storage device 1. Reference numeral 10 denotes a data gate circuit, which is interposed in a path for sending the write information WDA from the arithmetic processing device 3 to the data storage device 5, and transmits and cuts off the write information WDA by opening and closing the gate circuit.
このデータゲート回路10は初期クリア回路7からの出
力信号で開閉制御するようにしてあり、初期クリア回路
7からのクリア信号CLによつて閉じ、その他では開く
ようにしてある。そして、このデータゲート回路10は
開くことによつて演算処理装置3からの書き込み情報W
DAをそのままデータ記憶装置5に印加し、閉じること
によつてこの書き込み情報WDAの通過をしや断して、
クリア情報を書き込み情報WDAとしてデータ記懐装置
5へ印加するように構成してある。11,12、および
13は本発明の主要部を成すアドレス設定手段、一致検
出手段、およびゲート手段である。The data gate circuit 10 is controlled to open and close by the output signal from the initial clear circuit 7, and is closed by the clear signal CL from the initial clear circuit 7 and opened otherwise. By opening this data gate circuit 10, write information W from the arithmetic processing unit 3 is input.
By applying DA as it is to the data storage device 5 and closing it, the passage of this write information WDA is interrupted,
It is configured to apply clear information to the data storage device 5 as write information WDA. Reference numerals 11, 12, and 13 are address setting means, coincidence detection means, and gate means, which constitute the main parts of the present invention.
アドレス設定手段11は例えば複数個のデジタルスイツ
チで構成してあり、それらスイツチの操作によつて、デ
ータ記憶装置15の任意のアドレスを設定できるように
構成してある。一致検出回路12は例えば比較器で構成
してあり、プログラム記憶装置1からのデータ記憶装置
5のアドレスを指定するアドレス指定情報DADと、ア
ドレス設定手段11からの設定アドレス情報SADとを
入力する。そして、アドレス指定情報DADと設定アド
レス情報SADとを常時突き合せ、これら両情報の一致
を検出して一致信号eを出力する。ゲート手段13は例
えば図示のようにAND回路で構成してある。一致検出
手段12の出力である一致信号eは、このゲート手段1
3を介してメモリコントロール回路6に人力するように
する。ゲート手段13の制御入力端子には初期クリア回
路7の出力を入力するようにする。そして、一致信号e
は初期クリア回路7からクリア信号CLが発生している
間のみゲート手段13を通過してメモリコントロール回
路6に加わるようにする。メモリコントロール回路6は
この一致信号eを受け、データ記憶装置5の読み出し書
き込み端子R/Wに書き込み禁止信号を印加するように
する。第2図は第1図に示すシーケンス制御装置の各部
の動作波形を示すタイムチヤートであり、Ccは電源C
cの電圧、aは電源復帰検出回路8の出力、CLは単安
定マルチバイブレータ9の出力、eは一致検出回路12
の出力波形を示す。The address setting means 11 is composed of, for example, a plurality of digital switches, and is configured such that an arbitrary address of the data storage device 15 can be set by operating these switches. The coincidence detection circuit 12 is composed of, for example, a comparator, and receives address designation information DAD specifying the address of the data storage device 5 from the program storage device 1 and set address information SAD from the address setting means 11. Then, the address designation information DAD and the setting address information SAD are constantly compared, and when the coincidence of both pieces of information is detected, a coincidence signal e is outputted. The gate means 13 is constituted by, for example, an AND circuit as shown in the figure. The coincidence signal e, which is the output of the coincidence detection means 12, is transmitted to the gate means 1.
3 to the memory control circuit 6 manually. The output of the initial clear circuit 7 is input to the control input terminal of the gate means 13. Then, the coincidence signal e
passes through the gate means 13 and is applied to the memory control circuit 6 only while the clear signal CL is generated from the initial clear circuit 7. The memory control circuit 6 receives this match signal e and applies a write inhibit signal to the read/write terminal R/W of the data storage device 5. FIG. 2 is a time chart showing the operating waveforms of each part of the sequence control device shown in FIG. 1, and Cc is the power supply C.
c voltage, a is the output of the power recovery detection circuit 8, CL is the output of the monostable multivibrator 9, e is the coincidence detection circuit 12
The output waveform of is shown.
以下、第2図を参照して動作を説明する。The operation will be explained below with reference to FIG.
プログラムカウンタ2はプログラム記憶装置1の各アド
レスを順次サイクリツクに走査指定し、プログラム記憶
装置1に格納した制御プログラムを順次サイクリツクに
読み出す。演算処理装置3は制御プログラムに応じて入
出力回路4、あるいはデータ記憶装置5から送られて来
る情報を入力し、制御プログラムに応じた処理を実行し
、結果を制御プログラムによつて指定された入出力回路
4、あるいはデータ記憶装置5の指定アドレスに格納す
る。入出力回路4は格納された内容により外部機器等を
作動、不作動操作する。このようにして、外部機器は制
御プログラムに従つて順次制御される。今、何らかの原
因により電源Vccに異常が発生し、停電したとする。The program counter 2 sequentially cyclically scans and designates each address of the program storage device 1, and sequentially cyclically reads out the control program stored in the program storage device 1. The arithmetic processing unit 3 inputs information sent from the input/output circuit 4 or the data storage device 5 according to the control program, executes processing according to the control program, and outputs the results specified by the control program. It is stored at a specified address in the input/output circuit 4 or the data storage device 5. The input/output circuit 4 activates or deactivates external devices etc. according to the stored contents. In this way, the external devices are sequentially controlled according to the control program. Now, assume that an abnormality occurs in the power supply Vcc for some reason and a power outage occurs.
そして、第2図に示すT,時点で電源Vccが復帰した
とする。電源復帰検出回路7は電源Cc(7)復帰を検
出し、T2時点で電源復帰検出信号aを発生する。この
信号aにより単安定マルチバイブレータ9が作動し、予
め設定した時間幅Tのクリア信号CLを発生する。電源
Ccの復帰により、シーケンス制御装置は正常に作動す
る。しかし、初期クリア回路7がタリア信号CLを発生
しているので、データゲート回路10は閉じ、クリア情
報を出力する。したがつて、演算処理装置3からどのよ
うな情報WDAが出力されようと、この情報WDAはデ
ータゲート回路10でしや断され、データゲート回路1
0はクリア情報を書き込み情報WDAとしてデータ記憶
装置5に送出する。制御プログラムを一巡走査して読み
出し、実行する間に、その制御プログラムで用いられる
データ記憶装置5のアドレスには必ず書き込みが行なわ
れる。そのため、プログラム記憶装置1に格納した制御
プログラムで使用されるデータ記憶装置5のアドレスは
すべてクリアされることになる。ところが、初期クリア
回路7がクリア信号CLを発生している期間Tのある時
点、たとえばT2時点で、アドレス設定手段11で設定
した設定アドレスと同一のアドレスがプログラム記憶装
置1から出力され、データ記憶装置5に加わつたとする
。そうすると、一致検出手段12はこれを検出し、一致
信号eを出力する。初期クリア回路7はクリア信号CL
を発生しているのでゲート手段13はゲートを開いてい
る。したがつて、一致信号eはゲート手段13を通つて
メモリコントロール回路6へ加わる。これによつて、メ
モリコントロール回路6はデータ記憶装置5の読み出し
書き込み端子R/Wに、書き込み禁止信号を印加する。
そのため、アドレス設定器11で設定したアドレスには
、クリア情報が書き込まれることなく、このアドレスの
内容は停電発生以前の情報を保持し続ける。このように
して、初期クリア回路1からのクリア信号CLが消失す
るT4時点において、データ記憶装置5の各アドレスは
、アドレス設定手段11に設定したアドレスを除き、す
べてクリアされる。このように、アドレス設定手段11
に設定したアドレスの内容は、シーケンス制御装置の動
作中、瞬時停電等が発生しても停電以前の内容を保持す
る。したがつて、データ記憶装置5のあるアドレスに、
シーケンス制御装置の継続運転に必要な情報を格納する
よう制御プログラムを構成し、アドレス設定手段11で
このアドレスを設定するようにすれば、瞬時停電等が発
生しても、引き続き運転を行なうことができ、瞬時停電
等の発生により操作員が手動により引き続き運転を続行
するために必要な情報を手動で書き込む等のわずられし
さを省略することができる。しかも、アドレス設定手段
11によつて設定しないアドレスについては、電源投入
操作ですべてクリアされるという利点はそのまま残すこ
とができdる。It is assumed that the power supply Vcc is restored at time T shown in FIG. The power return detection circuit 7 detects the return of the power supply Cc (7) and generates a power return detection signal a at time T2. This signal a activates the monostable multivibrator 9, which generates a clear signal CL having a preset time width T. When the power supply Cc is restored, the sequence control device operates normally. However, since the initial clear circuit 7 is generating the Talia signal CL, the data gate circuit 10 closes and outputs clear information. Therefore, no matter what kind of information WDA is output from the arithmetic processing device 3, this information WDA is cut off by the data gate circuit 10, and the data gate circuit 1
0 sends clear information to the data storage device 5 as write information WDA. While a control program is scanned, read out, and executed, writing is always performed to the address of the data storage device 5 used by the control program. Therefore, all addresses in the data storage device 5 used by the control program stored in the program storage device 1 are cleared. However, at a certain point in the period T during which the initial clear circuit 7 is generating the clear signal CL, for example at time T2, the same address as the setting address set by the address setting means 11 is output from the program storage device 1, and the data storage Suppose that it joins device 5. Then, the coincidence detection means 12 detects this and outputs a coincidence signal e. Initial clear circuit 7 uses clear signal CL
is generated, so the gate means 13 opens the gate. Therefore, the coincidence signal e is applied to the memory control circuit 6 through the gate means 13. As a result, the memory control circuit 6 applies a write inhibit signal to the read/write terminal R/W of the data storage device 5.
Therefore, clear information is not written to the address set by the address setter 11, and the contents of this address continue to hold the information before the power outage occurred. In this manner, at time T4 when the clear signal CL from the initial clear circuit 1 disappears, all addresses in the data storage device 5 except for the address set in the address setting means 11 are cleared. In this way, the address setting means 11
The contents of the address set in 1 will retain the contents before the power outage even if a momentary power outage or the like occurs while the sequence control device is operating. Therefore, at an address of the data storage device 5,
If the control program is configured to store information necessary for continuous operation of the sequence control device, and this address is set in the address setting means 11, the operation can continue even if a momentary power outage occurs. This eliminates the hassle of having the operator manually write in information necessary to continue operation in the event of a momentary power outage or the like. Moreover, the advantage that all addresses not set by the address setting means 11 are cleared by power-on operation can be maintained.
また、初期始動時等、アドレス設定手段11で設定した
データ記憶装置5のアドレスをもクリアしたい場合には
、アドレス設定手段11から一致検出手段12に至る信
号線、一致検出手段12へ指定アドレス情報DADを印
加する信号線、一致検出手段12からメモリコントロー
ル回路6へ至る信号線、初期クリア回路6からゲート手
段13に至る信号線のいずれかに手動操作の開閉手段を
介在し、この開閉手段を開いた状態で始動すれば、デー
タコントロール回路6には一致信号eの印加はないので
、データ記憶装置5のすべてのアドレスはクリアされる
。In addition, when it is desired to also clear the address of the data storage device 5 set by the address setting means 11 at the time of initial startup, etc., the signal line from the address setting means 11 to the coincidence detection means 12, the specified address information is sent to the coincidence detection means 12. Manually operated opening/closing means is interposed in any one of the signal line for applying DAD, the signal line from the coincidence detection means 12 to the memory control circuit 6, and the signal line from the initial clear circuit 6 to the gate means 13, and this opening/closing means is operated. When started in the open state, no match signal e is applied to the data control circuit 6, so all addresses in the data storage device 5 are cleared.
そして、始動から所定時間後、この開閉手段を閉じれば
、以後この開閉手段を開かない限り、電源Ccが投入さ
れても、アドレス設定手段11に設定されたアドレスに
格納した情報は保持されることになる。また、初期クリ
ア回路7からのクリア信号CLを0Rゲート回路を介し
てデータゲート回路10に入力し、一致信号eをゲート
手段13に入力すると共に、この一致信号eを手動操作
の開閉手段を介してこの0Rゲート回路に入力するよう
にし、この開閉手段を開閉するようにしてもよい。以上
、実施例においては、説明の便宜上、アドレス設定手段
11はデータ記憶装置5の任意の1つのアドレスのみ設
定する場合について説明したが、アドレス設定手段11
および一致検出手段12を第3図のように構成すれば、
データ記憶装置5の任意の複数のアドレスを電源の立ち
上りによりクリアされないアドレスとして使用すること
ができる。If this opening/closing means is closed after a predetermined period of time after startup, the information stored in the address set in the address setting means 11 will be retained even if the power supply Cc is turned on, unless this opening/closing means is opened thereafter. become. Further, the clear signal CL from the initial clear circuit 7 is inputted to the data gate circuit 10 via the 0R gate circuit, the coincidence signal e is inputted to the gate means 13, and the coincidence signal e is inputted via the manually operated opening/closing means. It is also possible to input the signal to the 0R gate circuit of the lever and open/close the opening/closing means. In the above embodiments, for convenience of explanation, the case where the address setting means 11 sets only one arbitrary address of the data storage device 5 has been described, but the address setting means 11
And if the coincidence detection means 12 is configured as shown in FIG.
Any plurality of addresses in the data storage device 5 can be used as addresses that are not cleared when the power is turned on.
すなわち、第3図に示す実施例はデータ記憶装置5を8
つに分け、それらのそれぞれ、あるいはそれらの組み合
せ分だけを設定できるものである。以下、第3図につい
て説明する。すなわち、アドレス設定手段11はその主
要部を8つの選択スイツチSWO,SWl,SW2,・
・・・・・,SW7で構成してあり、それぞれのスイツ
チSWO,SWl,SW2,・・・・・・,SW7はそ
れぞれ抵抗Rを介して電源COとアース間に接続してあ
る。一致検出手段12はその主要部をデコーダDと8つ
のANDゲート回路AOFAlクA2ブ゜゜”゜゛′A
7と、8入力0Rゲート回路0Rとで構成してある。デ
コーダDはアドレス指定情報DADをデータ記憶装置5
に印加するバスの任意の3つの信号線上の信号を入力し
、これを解読しこの入力に対応する出力端子Y。,Yl
,Y2,・・・・・・,Y7から信号を出力する。出力
端子Y。,Yl,Y2,・・・・・・,Y7の信号はそ
れぞれ対応するANDゲート回路A。,Al,A2,・
・・・・・,A7の信号入力端子に入力する。選択スイ
ツチSWO,SWl,SW2,・・・・・・,SW7の
それぞれの出力は対応するそれぞれのANDゲート回路
A。,Al,A2,・・・・・・,A7の制御信号入力
端子に入力するようにする。そして、それぞれのAND
ゲート回路A。,Al,A2,・・・・・・,A7の出
力はそれぞれ否定回路NOラN1′N2F゜゜゜”゜”
2N7を通して0R回路0Rの入力端子に入力し、この
0R回路0Rの出力は否定回路N8を介して出力し、こ
の出力を一致検出回路12の出力とする。このようにす
れば、例えばデータ記憶装置5の容量が256ワードで
あれば、選択スイツチSWO,SWl,SW2,・・・
・・・,SW7の1つを閉じることにより、32ワード
を設定でき、他の1つの選択スイツチを閉じることによ
り他の32ワードを設定できる。されに、この選択スイ
ツチを2つ閉じれば64ワードとなり、以下同様に94
ワード、128ワード等、選択スイツチSWO,SWl
,SW2,・・・・・・,SW7の組合せで任意の複数
のアドレスを選択することができる。なお、この実施例
においては、データ記憶装置5を8つに分け、それぞれ
、あるいはそれらの組合せを設定できるようにしたが、
この分割する数は8つに限らず、回路の簡単な変更ある
いは応用により、種々分割可能である。また、以上の実
施例は、初期クリア回路7を電源復帰検出回路8と単安
定マルチバイブレータ9とで構成した場合について説明
したが、これは電源復帰検出回路8が出力を発生してか
ら、プログラムカウンタ2がある1つの値を計数し、少
なくとも次にその値を計数するまでクリア信号CLを発
生するようにしたものであつてもよい。That is, the embodiment shown in FIG.
It is possible to set only each of them or a combination of them. FIG. 3 will be explained below. That is, the main part of the address setting means 11 consists of eight selection switches SWO, SWl, SW2, .
..., SW7, and each switch SWO, SW1, SW2, ..., SW7 is connected between the power supply CO and the ground via a resistor R, respectively. The main parts of the coincidence detection means 12 include a decoder D and eight AND gate circuits AOFA1 and A2 blocks.
7 and an 8-input 0R gate circuit 0R. The decoder D transfers the addressing information DAD to the data storage device 5.
Input signals on any three signal lines of the bus to be applied to the bus, decode them, and output terminal Y corresponding to this input. ,Yl
, Y2, ..., Y7 output signals. Output terminal Y. , Yl, Y2, . . . , Y7 signals are sent to corresponding AND gate circuits A, respectively. ,Al,A2,・
..., input to the signal input terminal of A7. The respective outputs of the selection switches SWO, SWl, SW2, . . . , SW7 are connected to corresponding AND gate circuits A. , Al, A2, . . . , A7. And each AND
Gate circuit A. , Al, A2, .
2N7 to the input terminal of the 0R circuit 0R, the output of this 0R circuit 0R is outputted via the NOT circuit N8, and this output is used as the output of the coincidence detection circuit 12. In this way, for example, if the capacity of the data storage device 5 is 256 words, the selection switches SWO, SWl, SW2, . . .
..., 32 words can be set by closing one of the SW7s, and the other 32 words can be set by closing the other selection switch. Furthermore, if you close two of these selection switches, you will get 64 words, and the same goes for 94 words.
word, 128 word, etc., selection switch SWO, SWl
, SW2, . . . , SW7, any plurality of addresses can be selected. In this embodiment, the data storage device 5 is divided into eight sections, and each or a combination thereof can be set.
The number of divisions is not limited to eight, and various divisions can be made by simple modification or application of the circuit. Further, in the above embodiment, the case where the initial clear circuit 7 is configured with the power return detection circuit 8 and the monostable multivibrator 9 has been described. The counter 2 may count one value and generate the clear signal CL at least until the next value is counted.
すなわち、この種のシーケンス制御装置は電源復帰検出
回路8の信号でプログラムカウンタ2もプログラム記憶
装置1の制御プログラムの最初の命令が格納してあるア
ドレスにりセツトされる。したがつて、電源復帰検出回
路8が信号を出力してから少くとも次にプログラムカウ
ンタ2の計数値が制御プログラムの最初の命令が格納し
てあるプログラム記憶装置1のアドレスを指定するまで
クリア信号を発生するようにしたものであつてもよい。
要するに、電源の立ち上りを検出してから、プログラム
カウンタ2がプログラム記憶装置1を少なくとも一巡走
査指定する間、クリア信号を発生するものであれば以上
のものに限定されるものではない。さらに、以上の実施
例において、データ記憶装置5はそれ単独で設置するよ
うに説明したが、プログラム記憶装置1の一部をデータ
記憶装置5として使用するようにしたものであつてもよ
い。That is, in this type of sequence control device, the program counter 2 is also reset to the address where the first instruction of the control program in the program storage device 1 is stored in response to a signal from the power return detection circuit 8. Therefore, after the power return detection circuit 8 outputs the signal, the clear signal is kept at least until the next count value of the program counter 2 specifies the address of the program storage device 1 where the first instruction of the control program is stored. It may also be something that is designed to generate.
In short, the present invention is not limited to the above, as long as it generates a clear signal while the program counter 2 specifies at least one round scan of the program storage device 1 after detecting the rise of the power supply. Further, in the above embodiments, the data storage device 5 was described as being installed alone, but a part of the program storage device 1 may be used as the data storage device 5.
以上の説明から明らかなように、本発明によれば瞬時停
電等の電源異常が発生して電源電圧が消失し、次に電源
電圧が復帰して初期クリア回路が作動しても、データ記
憶装置の予め定めた任意の1つ、または複数のアドレス
はクリアされないよう保護できる。したがつて、データ
記憶装置5のあるアドレスに、シーケンス制御装置の継
続運転に必要な情報を格納するよう制御プログラムを構
成し、アドレス設定手段11にこのアドレスを設定する
ようにすれば、停電が発生しても、電源が復帰した時点
から継続して運転を続行することができる。したがつて
、停電発生により操作員が手動操作で、運転続行のため
に必要な情報をデータ記憶装置の定められたアドレスに
書き込む等の煩わしさを一切省略できる。しかも、その
構成は、初期クリア回路に影響されない補助データ記憶
装置を外部に設置するという従来のものに比較し、きわ
めて簡略化でき、安価となり、操作も容易化できる。As is clear from the above explanation, according to the present invention, even if the power supply voltage disappears due to a power supply abnormality such as a momentary power outage, and then the power supply voltage is restored and the initial clear circuit is activated, the data storage device Any one or more predetermined addresses can be protected from being cleared. Therefore, if the control program is configured to store information necessary for continuous operation of the sequence control device at a certain address in the data storage device 5, and this address is set in the address setting means 11, power outages can be avoided. Even if a problem occurs, operation can continue from the moment the power is restored. Therefore, it is possible to completely eliminate the trouble of having the operator manually write information necessary for continuing operation into a predetermined address of the data storage device in the event of a power outage. Furthermore, the configuration is extremely simple, inexpensive, and easy to operate compared to the conventional configuration in which an auxiliary data storage device that is unaffected by the initial clear circuit is installed externally.
第1図は本発明を適用したシーケンス制御装置の一実施
例を示すプロツク図、第2図は第1図の各部の動作波形
を示すタイムチヤート、第3図は本発明主要部の他の例
を示す結線図である。Fig. 1 is a block diagram showing one embodiment of a sequence control device to which the present invention is applied, Fig. 2 is a time chart showing operation waveforms of each part of Fig. 1, and Fig. 3 is another example of the main part of the present invention. FIG.
Claims (1)
ウンタがプログラム記憶装置を少なくとも一巡走査指定
する間クリア信号を発生する初期クリア手段を備え、前
記プログラム記憶装置から読み出されるデータ記憶装置
のアドレス指定情報に基づいて、前記初期クリア回路が
クリア信号を発生している間、前記データ記憶装置にク
リア情報を書き込むようにしたものにおいて、前記デー
タ記憶装置の任意の1つ、または複数のアドレスを設定
するアドレス設定手段と、前記データ記憶装置のアドレ
スを指定する前記アドレス指定情報と前記アドレス設定
手段からの設定アドレス情報とを突き合せ、これら両情
報の一致を検出して一致信号をゲート手段を介して出力
する一致検出手段とを備え、前記初期クリア回路から出
力されるクリア信号で前記ゲート手段を開制御し、前記
ゲート手段を介して出力される前記一致信号で、前記デ
ータ記憶装置への前記クリア情報の書き込みを禁止する
ようにしたデータ記憶装置の記憶内容保護装置。1. An initial clear means is provided for generating a clear signal while the program counter specifies at least one round scan of the program storage device after detecting the rise of the power supply voltage, and the initial clearing means generates a clear signal while the program counter specifies at least one round scan of the program storage device, and an address for setting any one or more addresses of the data storage device, in which the initial clear circuit writes clear information to the data storage device while the initial clear circuit is generating a clear signal; A setting means compares the address designation information specifying the address of the data storage device with the setting address information from the address setting means, detects a match between the two pieces of information, and outputs a match signal via the gate means. a coincidence detecting means for controlling the opening of the gate means by a clear signal output from the initial clear circuit, and controlling the opening of the gate means by a clear signal outputted from the initial clear circuit, and detecting the clear information to the data storage device by the coincidence signal outputted via the gate means. A storage content protection device for a data storage device that prohibits writing.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52116821A JPS5931157B2 (en) | 1977-09-30 | 1977-09-30 | Data storage device storage content protection device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52116821A JPS5931157B2 (en) | 1977-09-30 | 1977-09-30 | Data storage device storage content protection device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5451334A JPS5451334A (en) | 1979-04-23 |
JPS5931157B2 true JPS5931157B2 (en) | 1984-07-31 |
Family
ID=14696455
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52116821A Expired JPS5931157B2 (en) | 1977-09-30 | 1977-09-30 | Data storage device storage content protection device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5931157B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS573164A (en) * | 1980-06-04 | 1982-01-08 | Nippon Denso Co Ltd | Microcomputer control device |
JPS5949350A (en) * | 1982-09-13 | 1984-03-21 | Nippon Denso Co Ltd | Contents protection method for backup memory of car controlling computer |
JPS61101377A (en) * | 1984-10-19 | 1986-05-20 | フジテツク株式会社 | Controller for elevator |
US5691947A (en) * | 1992-12-18 | 1997-11-25 | Motorola Inc. | Multiplexed programming voltage and status over single conductor |
-
1977
- 1977-09-30 JP JP52116821A patent/JPS5931157B2/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5451334A (en) | 1979-04-23 |
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