RU2100901C1

RU2100901C1 - Timers

Info

Publication number: RU2100901C1
Application number: RU96123438/09A
Authority: RU
Inventors: Конкордий Иннокентьевич Харазов
Original assignee: Конкордий Иннокентьевич Харазов
Priority date: 1996-12-10
Filing date: 1996-12-10
Publication date: 1997-12-27

Abstract

FIELD: timing control signals for control, monitoring, metering, computing, and communication systems, as well as miscellaneous devices for various industries. SUBSTANCE: timer has single-ended D flip-flop controlled by two OR circuits and NOR circuit and at least two similar output cells each provided with single-ended D flip-flop controlled by OR and NOR circuits. Output cells are controlled by decoder, binary counter, and pulse generator. EFFECT: provision for maintaining specified different length of at least two output signals. 1 dwg

Description

Изобретение относится к устройствам отсчета времени и может найти применение в системах управления, контроля, измерения, вычислительных устройствах, устройствах связи и других устройствах различных отраслей техники. The invention relates to timing devices and can find application in control systems, monitoring, measurement, computing devices, communication devices and other devices of various industries.

Известен таймер, описанный, например в [1] содержащий компаратор напряжения, ключ, конденсатор и делитель напряжения. К недостаткам такого устройства следует отнести невозможность передачи сигнала с различной его длительностью на несколько выходных цепей. A known timer is described, for example in [1], comprising a voltage comparator, a switch, a capacitor and a voltage divider. The disadvantages of such a device include the impossibility of transmitting a signal with a different duration to several output circuits.

Известен также таймер, описанный, например, в [2] содержащий счетчик импульсов и дешифратор с множеством выходов. К недостаткам такого устройства следует отнести необходимость во внешнем генераторе импульсов и ключе, позволяющем реализовывать работу при импульсном управляющем сигнале и невозможность передачи сигнала с различной его длительностью на несколько выходных цепей. A timer is also known, described, for example, in [2] containing a pulse counter and a decoder with many outputs. The disadvantages of such a device include the need for an external pulse generator and a key that allows you to work with a pulse control signal and the inability to transmit a signal with different durations to several output circuits.

В качестве прототипа принято устройство, описанное в [2]
Целью настоящего изобретения является расширение функциональных возможностей устройства, а именно возможности формирования нескольких сигналов различной длительности с передачей их на несколько выходов при одном импульсном управляющем входном сигнале.As a prototype adopted the device described in [2]
The aim of the present invention is to expand the functionality of the device, namely the possibility of generating several signals of various durations with their transmission to several outputs with a single pulse control input signal.

Цель достигается тем, что в устройство введены однотактный D-триггер, линия задержки на генераторе прямоугольных импульсов, двоичном счетчике импульсов и дешифраторе, схема управления триггером, содержащая две схемы ИЛИ и схему ИЛИ-НЕ, а также по меньшей мере два одинаковых выходных устройства (ячейки), каждая из которых содержит однотактный D-триггер, схему ИЛИ и схему ИЛИ-НЕ. The goal is achieved by the fact that a single-cycle D-trigger, a delay line on a rectangular pulse generator, a binary pulse counter and a decoder, a trigger control circuit containing two OR circuits and an OR-NOT circuit, as well as at least two identical output devices ( cells), each of which contains a single-cycle D-trigger, an OR circuit and an OR-NOT circuit.

На чертеже приведена схема таймера, например, на два выхода. The drawing shows a timer circuit, for example, for two outputs.

Устройство содержит схему ИЛИ 1, и схему ИЛИ-НЕ 2, предназначенные для включения и выключения однотактного D-триггера 3, управляющего генератором прямоугольных импульсов Г 4; двоичного счетчика импульсов СТ2 5 и дешифратора ДС 6. Для управления выходными линиями схема содержит также по меньшей мере два одинаковых выходных устройства (ячейках), каждое из которых содержит однотактный D-триггер Т₁ и Т₂ 12 и 13 и схему управления им, состоящую из схемы ИЛИ 10 и 11 и схемы ИЛИ-НЕ 8 и 9. Вход Вх устройства соединен с одним из входов двухвходовой схемы ИЛИ 1, второй вход которой соединен с выходом схемы ИЛИ-НЕ 2. Выход схемы ИЛИ 1 соединен с входом D-триггера Т₀ 3, выход Q которого соединен с генератором Г 4. Выход генератора Г 4 соединен с входом С счетчика импульсов 5, двоичные выходы которого соответственно соединены с двоичными входами дешифратора ДС 6. Выход

триггера Т₀ 3 устройства соединен с одним из входов двухвходовой схемы ИЛИ-НЕ 2, второй вход которой соединен с последним используемым выходом, например 4, дешифратора ДС 6. Вход Вх устройства соединен также с одним из входов двухвходовой схемы ИЛИ 7, со вторым входом которой соединен выход Q триггера Т₀ 3. Выход схемы ИЛИ 7 соединен с входом С триггера Т₀ 3. Вход устройства соединен также с одним из входов двухвходовых схем ИЛИ 10 и 11 выходных устройств ко второму входу которых подсоединены выходы двухвходовых схем ИЛИ-НЕ 8 и 9, один из входов которых соединен с выходом

триггера Т₁ и Т₂ 12 и 13, а второй вход с используемыми выходами, например 2 и 4 дешифратора ДС 6. Выходы дешифратора ДС 6 выбираются из условий обеспечения заданных выдержек времени.The device contains an OR 1 circuit, and an OR-NOT 2 circuit designed to turn on and off a single-cycle D-flip-flop 3, which controls the square-wave generator G 4; binary pulse counter CT2 5 and decoder DS 6. To control the output lines, the circuit also contains at least two identical output devices (cells), each of which contains a single-cycle D-trigger T ₁ and T ₂ 12 and 13 and its control circuit, consisting from the OR circuit 10 and 11 and the OR-NOT circuit 8 and 9. The input Вх of the device is connected to one of the inputs of the two-input circuit OR 1, the second input of which is connected to the output of the circuit OR NOT 2. The output of the circuit OR 1 is connected to the input of the D-trigger T ₀ 3, the output Q of which is connected to the generator G 4. The output of the generator G 4 is connected with input C of pulse counter 5, the binary outputs of which are respectively connected to the binary inputs of the decoder DS 6. Output

the trigger T ₀ 3 of the device is connected to one of the inputs of the two-input circuit OR-NOT 2, the second input of which is connected to the last used output, for example 4, of the decoder DS 6. The input Bx of the device is also connected to one of the inputs of the two-input circuit OR 7, with the second input which connects the output Q of the trigger T ₀ 3. The output of the OR circuit 7 is connected to the input C of the trigger T ₀ 3. The input of the device is also connected to one of the inputs of the two-input circuits OR 10 and 11 of the output devices to the second input of which the outputs of the two-input circuits OR-NOT 8 are connected and 9, one of the entrances to x connected to the output

trigger T ₁ and T ₂ 12 and 13, and the second input with the used outputs, for example 2 and 4 of the decoder DS 6. The outputs of the decoder DS 6 are selected from the conditions for the specified time delays.

Использование схемы управления D-триггером на схемах ИЛИ и ИЛИ-НЕ для последовательного его включения и выключения, а также выходных схем (ячеек) для реализации нескольких выходных линий, содержащих однотактный D-триггер и аналогичные схемы управления им в источниках не обнаружено. The use of the D-trigger control circuit in the OR and OR-NOT circuits for switching it on and off sequentially, as well as output circuits (cells) for the implementation of several output lines containing a single-cycle D-trigger and similar control circuits in the sources were not found.

Устройство работает следующим образом. В исходном состоянии все триггеры находятся в состоянии Q= 0;

1 (выключения), а запись в двоичном счетчике стерта (счетчик "обнулен"). При поступлении импульсного управляющего сигнала на вход Вх устройства, он передается через схему ИЛИ 1 на вход D и через схему ИЛИ 7 на вход триггера Т₀ 3, переключая его в состояние Q=1;

0. Триггер Т₀ 3 включает в работу генератор Г 4. Прямоугольные импульсы, генерируемые им, подаются на вход С двоичного счетчика СТ2 5. Его выходной двоичный код передается на дешифратор ДС 6. Одновременно с выхода Q триггера Т₀ 3 сигнал поступает через схему ИЛИ 7 на вход С триггера Т₀ 3, удерживая его в сработанном состоянии после окончания импульсного управляющего сигнала. Одновременно со входа Вх устройства через схемы ИЛИ 10 и 11 сигнал подается на входы D триггеров Т₁ и Т₂ 12 и 13 выходных схем, а с выхода Q триггера Т₀ 3 на их входы С, переключая их в состояние Q_i=1

=0 (включая). На выходах Вых_i выходных схем появляются выходные сигналы. При подсчете первого заданного числа импульсов сигнал с соответствующего выхода дешифратора ДС 6, например 2, передается через схемы ИЛИ-НЕ в нулевой форме на вход схемы ИЛИ 10. Ввиду того, что импульсный управляющий сигнал со входа Вх устройства снят, на входе D-триггера Т₁ 12 появляется нулевой сигнал, выключающий его. На выходе Вых₁ выходной сигнал заканчивается. Длительность сигнала на выходе Вых₁ определяется временем подсчета в данном примере двух импульсов генератора. При подсчете следующего заданного числа импульсов с соответствующего выхода дешифратора ДС 6, например 4, снимается сигнал, выключающий аналогичным способом выходной сигнал с выхода Вых₂. Сигнал с выхода 4 дешифратора ДС 6 может быть передан через схему ИЛИ-НЕ 2 в нулевой форме на схему ИЛИ 1. Ввиду того, что импульсный управляющий сигнал с входа Вх устройства снят, на входе D-триггера Т₀ 3 появляется нулевой сигнал, выключающий его. Для этих же целей может быть использован и другой последующий выход дешифратора ДС 6 или сигнал от другого элемента системы управления.The device operates as follows. In the initial state, all triggers are in the state Q = 0;

1 (off), and the entry in the binary counter is erased (the counter is "reset"). When a pulse control signal arrives at the input of the device input, it is transmitted through the OR 1 circuit to the D input and through the OR 7 circuit to the input of the trigger T ₀ 3, switching it to the state Q = 1;

0. Trigger T ₀ 3 turns on the generator G 4. The rectangular pulses generated by it are fed to the input of the binary counter CT2 5. Its binary output code is transmitted to the decoder DS 6. Simultaneously with the output Q of the trigger T ₀ 3, the signal enters through the circuit OR 7 to the input C of the trigger T ₀ 3, holding it in the triggered state after the end of the pulse control signal. At the same time, from the input Вх of the device through the OR circuits 10 and 11, the signal is fed to the inputs D of the triggers Т ₁ and Т ₂ 12 and 13 of the output circuits, and from the output Q of the trigger Т ₀ 3 to their inputs С, switching them to the state Q _i = 1

= 0 (including). Outputs appear at the outputs of the Output _i output circuits. When calculating the first specified number of pulses, the signal from the corresponding output of the decoder DS 6, for example 2, is transmitted through the OR-NOT circuit in zero form to the input of the OR 10 circuit. Due to the fact that the pulse control signal from the input of the device input is removed, at the input of the D-trigger T ₁ 12 a zero signal appears, turning it off. At the output of Output _{1, the} output signal ends. The duration of the signal at the output of Output ₁ is determined by the counting time in this example of two pulses of the generator. When calculating the next specified number of pulses from the corresponding output of the decoder DS 6, for example 4, a signal is taken that turns off the output signal in the same way from the output of Output ₂ . The signal from the output 4 of the DS 6 decoder can be transmitted through the OR-NOT 2 circuit in zero form to the OR 1 circuit. Due to the fact that the pulse control signal from the device input Bx is removed, a zero signal appears at the input of the D-trigger T ₀ 3, which turns off him. For the same purpose, another subsequent output of the DS 6 decoder or a signal from another element of the control system can be used.

Выдержка времени выходных сигналов определяется частотой генератора и номером выхода дешифратора. Число разрядов двоичного счетчика и дешифратора принимается в зависимости от максимальной выдержки времени выходных сигналов. The time delay of the output signals is determined by the frequency of the generator and the output number of the decoder. The number of bits of the binary counter and decoder is taken depending on the maximum time delay of the output signals.

Claims

A timer containing an input and at least two outputs, a binary pulse counter, the outputs of which are bitwise connected to the inputs of the decoder, characterized in that the device is additionally equipped with a pulse generator, a single-cycle D-trigger, two two-input OR circuits, a two-input OR-NOT circuit, as well as at least two identical output cells, consisting of a single-cycle D-trigger, two-input OR circuit, and a two-input OR-NOT circuit, while the D input of a single-cycle D-trigger is connected to the output of a two-input OR circuit, one of the inputs to which is connected to the input of the device, and the other to the output of the two-input OR-NOT circuit, one of the inputs of which is connected to the corresponding output of the decoder, and the other to the output

a single-cycle D-flip-flop, the output of which is connected to the input of a pulse generator connected to the input C of the binary pulse counter, the input of the device also being connected to one of the inputs of the two-input OR circuit, the second input of which is connected to the output Q of the single-cycle D-flip-flop, and its output is connected with the input From the same single-cycle D-trigger, the decoder outputs are connected to one of the inputs of the two-input OR-NOT output cells, the outputs of which are connected to the second input

single-cycle D-flip-flops of the corresponding output cells, and the outputs of the two-input circuits OR NOT output cells are connected to one of the inputs of the two-input circuit OR of the corresponding output cells, the second input of which is connected to the input of the device, and their output is connected to the input D of the single-cycle D-flip-flop of the corresponding output cells, while the output Q of a single-cycle D-flip-flop is also connected to the inputs C of single-cycle D-flip-flops of the output cells whose outputs Q are connected to the corresponding outputs of the device.