RU96123438ARU96123438/09ARU96123438ARU96123438ARU 96123438 ARU96123438 ARU 96123438ARU 96123438/09 ARU96123438/09 ARU 96123438/09ARU 96123438 ARU96123438 ARU 96123438ARU 96123438 ARU96123438 ARU 96123438A
Таймер, содержащий вход и по меньшей мере два выхода, а также двоичный счетчик импульсов и дешифратор, отличающийся тем, что в устройство дополнительно установлены генератор импульсов, однотактный Д-триггер, две схемы ИЛИ и схема ИЛИ - НЕ, а также по меньшей мере две одинаковые выходные ячейки, состоящие из однотактного Д-триггера, схемы ИЛИ и схемы ИЛИ - НЕ, при этом ко входу Д-триггера устройства подсоединен выход двухвходовой схемы ИЛИ, к одному из входов которой подсоединен вход устройства, а к другому - выход двухвходовой схемы ИЛИ - НЕ, к одному их входов которой подсоединен один из выходов дешифратора, а к другому - выход
триггера устройства, выход которого соединен с входом генератора импульсов, соединенного в свою очередь с входом С двоичного счетчика, выходы которого поразрядно соединены со входами дешифратора, причем вход устройства также соединен с одним из входов двухвходовой схемы ИЛИ устройства, ко второму входу которой подсоединен выход Q триггера устройства, а ее выход соединен со входом С того же триггера, выходы дешифратора в свою очередь соединены с одним из входов двухвходовой схемы ИЛИ - НЕ по меньшей мере двух выходных ячеек, со вторым входом которых соединены выходы
триггеров соответствующих двоичных ячеек, причем выходы схем ИЛИ - НЕ выходных ячеек соединены с одним из входов схемы ИЛИ соответствующих своих выходных ячеек, ко второму входу которых подсоединен вход устройства, а их выход соединен с входом Д-триггера соответствующей выходной ячейки, при этом выход Q триггера устройства соединен также с входами С триггеров выходных ячеек, выходы Q которых соединены с соответствующими выходами устройства.A timer containing an input and at least two outputs, as well as a binary pulse counter and a decoder, characterized in that the device is additionally equipped with a pulse generator, a single-cycle D-trigger, two OR circuits and an OR circuit - NOT, as well as at least two the same output cells, consisting of a single-cycle D-flip-flop, an OR circuit, or an OR-circuit, NOT, while the output of the two-input OR circuit is connected to the input of the D-trigger of the device, the input of the device is connected to one of its inputs, and the output of the two-input OR circuit is connected to the other - NOT, oh Nome their input which is connected one of the decoder outputs, and another - the output
the trigger of the device, the output of which is connected to the input of the pulse generator, which is in turn connected to the input C of the binary counter, the outputs of which are bitwise connected to the inputs of the decoder, and the input of the device is also connected to one of the inputs of the two-input circuit OR of the device, to the second input of which the output Q is connected the device’s trigger, and its output is connected to the input of the same trigger, the decoder outputs are in turn connected to one of the inputs of the two-input circuit OR NOT at least two output cells, with the second input m which outputs are connected
triggers of the corresponding binary cells, and the outputs of the OR-NOT output cells are connected to one of the inputs of the OR circuit of their respective output cells, to the second input of which the device input is connected, and their output is connected to the input of the D-trigger of the corresponding output cell, while the output Q The device trigger is also connected to the inputs C of the triggers of the output cells, the outputs Q of which are connected to the corresponding outputs of the device.
