RU2042183C1

RU2042183C1 - Device for input/output information for digital control system

Info

Publication number: RU2042183C1
Application number: RU93014643A
Authority: RU
Inventors: В.В. Мясников
Original assignee: Товарищество с ограниченной ответственностью "Техноконт"
Priority date: 1993-03-23
Filing date: 1993-03-23
Publication date: 1995-08-20

Abstract

FIELD: automation and computer engineering. SUBSTANCE: two code converters 8 and 9 convert direct and inverse parallel codes to serial code. This serial code is transferred through galvanic decoupling optical pairs 2 and 7. Later on, direct and inverse codes are compared. This results in increased reliability. In addition device has possibility to restore its operations after fault caused by surge. Transient processes do not effect device operations for maximal conversion clock rate which depends on speed of optical pairs of galvanic decoupling. EFFECT: increased reliability, increased speed. 1 tbl, 3 dwg

Description

Изобретение относится к автоматике и вычислительной технике, в частности к системам управления технологическими процессами, станками, роботами, автоматическими линиями и комплексами, в состав которых входят перечисленные выше объекты. The invention relates to automation and computer technology, in particular to process control systems, machines, robots, automatic lines and complexes, which include the above objects.

Наиболее близким к изобретению является модуль ввода-вывода с многофункциональными интегральными схемами и интерфейсом развязки для мультиплексной передачи данных между главным процессором и устройствами ввода-вывода. При работе в качестве входного модуля он содержит две интегральные схемы, шесть оптопар, входные цепи, при работе в качестве выходного модуля он содержит две интегральные схемы, шесть оптопар и выходные цепи. Интегральные схемы реализованы по одинаковой схеме, работающей в одном из четырех режимов. Установка необходимого режима работы осуществляется перемычками. Оптопары обеспечивают гальваническую развязку сигналов: четырехразрядного адреса, определяющего номер разряда 16-разрядного параллельного кода, последовательного кода и контрольного кода. Каждая из интегральных схем содержит схему синхронизации, селектор частот, двухфазный счетчик, генератор оптоадресов, схему обнаружения ошибок, генератор бита ошибки, входной буфер, мультиплексор, триггеры последовательных данных, дешифратор данных, выходные буферы, восьмиразрядный буфер, два регистра, схему логики управления и схему выбора режима работы интегральной схемы. Closest to the invention is an input-output module with multifunctional integrated circuits and an isolation interface for multiplex data transmission between the main processor and input-output devices. When working as an input module, it contains two integrated circuits, six optocouplers, input circuits, when working as an output module, it contains two integrated circuits, six optocouplers and output circuits. Integrated circuits are implemented according to the same circuit operating in one of four modes. Setting the required operating mode is done by jumpers. Optocouplers provide galvanic isolation of signals: a four-bit address that determines the bit number of a 16-bit parallel code, a serial code, and a control code. Each of the integrated circuits contains a synchronization circuit, a frequency selector, a two-phase counter, an optical address generator, an error detection circuit, an error bit generator, an input buffer, a multiplexer, serial data triggers, a data decoder, output buffers, an eight-bit buffer, two registers, a control logic circuit and scheme for selecting the operating mode of the integrated circuit.

Недостатком известного модуля является отсутствие контроля передаваемой и принимаемой информации непосредственно во время последовательной передачи. В указанном модуле в конце каждой передачи передается контрольное число и по правильности его приема судят о правильности предыдущей передачи, т.е. такой контроль обнаруживает только статический отказ, а перемещающийся отказ (т.е. состояние, предшествующее статическому отказу) или сбой не обнаруживает. Кроме того, для контроля правильности работы модуля используют передачу контрольного числа, на выполнение которой необходимы дополнительные затраты времени. A disadvantage of the known module is the lack of control of the transmitted and received information directly during serial transmission. In the indicated module, at the end of each transmission, a control number is transmitted, and by the correctness of its reception, they judge the correctness of the previous transmission, i.e. such monitoring detects only a static failure, and a moving failure (i.e., a state preceding a static failure) or failure does not detect. In addition, to control the correct operation of the module, transmission of a control number is used, the implementation of which requires additional time.

Предлагаемое техническое решение направлено на повышение надежности и помехоустойчивости, а также повышение быстродействия путем обеспечения работы устройства при максимальной тактовой частоте преобразования, определяемой быстродействием оптопар гальванической развязки. The proposed technical solution is aimed at improving reliability and noise immunity, as well as improving performance by ensuring the operation of the device at the maximum clock frequency of conversion, determined by the speed of the optocouplers of galvanic isolation.

Сущность изобретения заключается в том, что в устройстве ввода-вывода информации для системы цифрового управления, содержащем первый и второй преобразователи кодов, первый, второй, третий, четвертый, пятый и шестой блоки гальванической развязки на оптронах, преобразователь напряжения питания, первый и второй коммутационные элементы, причем первые и вторые информационные входы-выходы первого преобразователя кодов являются первым и вторым информационными входами-выходами устройства для подключения к объекту управления, выход преобразователя напряжения питания соединен с третьим и четвертым, а через первый и второй коммутационные элементы соответственно с первым и вторым управляющими входами первого преобразователя кодов, информационный выход первого преобразователя кодов через первый оптрон соединен с информационным входом второго преобразователя кодов, информационный выход которого через второй оптрон соединен с информационным входом первого преобразователя кодов, первый, второй и третий управляющие входы второго преобразователя кодов и вход преобразователя напряжения питания подключены к шине питания устройства, четвертый, пятый, шестой, седьмой и восьмой управляющие входы второго преобразователя кодов являются соответственно входами выборки чтения, записи, начальной установки и адресными входами устройства для подключения ЭВМ, первые и вторые информационные входы-выходы второго преобразователя кодов являются третьими информационными входами-выходами устройства для подключения ЭВМ, а каждый преобразователь кодов содержит первый и второй дешифраторы, генератор импульсов, счетчик импульсов, блок управления и синхронизации, первый и второй коммутаторы, первый и второй регистры приема, первый и второй регистры выдачи, регистр сдвига, первый, второй, третий и четвертый шинные формирователи, первый, второй, третий и четвертый элементы И-НЕ, первый и второй элементы НЕ, причем первый и второй входы блока управления и синхронизации являются первым и вторым управляющими входами преобразователя кодов, входы выборки первого и второго дешифраторов являются четвертым управляющим входом преобразователя кодов, информационные входы первого и второго дешифраторов являются восьмым управляющим входом преобразователя кодов, стробирующие входы первого и второго дешифраторов являются соответственно пятым и шестым управляющим входами преобразователя кодов, первый выход первого дешифратора соединен с первым входом первого элемента И-НЕ, второй вход которого соединен с первым выходом блока управления и синхронизации, а выход с управляющим входом первого шинного формирователя, выходы которого соединены с информационными входами первого регистра приема и являются первыми информационными входами-выходами преобразователя кодов, инверсные и прямые выходы первого регистра приема соединены с информационными входами первого коммутатора, выход которого соединен с информационным входом третьего шинного формирователя, управляющий вход которого соединен с выходом первого элемента НЕ, а выход с выходом четвертого шинного формирователя и является информационным выходом преобразователя кодов, третий выход первого дешифратора соединен с первым входом второго элемента И-НЕ, второй вход которого соединен с вторым выходом блока управления и синхронизации, а выход с управляющим входом второго шинного формирователя, выходы которого соединены с информационными входами второго регистра приема и являются вторыми информационными входами-выходами преобразователя кодов, инверсные и прямые выходы второго регистра приема соединены с информационными входами второго коммутатора, выход которого соединен с информационным входом четвертого шинного формирователя, информационный выход счетчика импульсов соединен с управляющим входом четвертого шинного формирователя, входом первого элемента НЕ и третьим входом блока управления и синхронизации, первый выход второго дешифратора соединен с первым входом третьего элемента И-НЕ, выход которого соединен с входом записи первого регистра приема, третий выход второго дешифратора соединен с первым входом четвертого элемента И-НЕ, выход которого соединен с входом записи второго регистра приема, информационный вход регистра сдвига является информационным входом преобразователя кодов, выход регистра сдвига соединен с информационными входами первого и второго регистров выдачи, выходы которых соединены с информационными входами соответственно первого и второго шинных формирователей, информационные выходы группы счетчика импульсов соединены с входами группы блока управления и синхронизации и адресными входами первого и второго коммутаторов, согласно изобретению третий ввод-выход второго преобразователя кодов через третий оптрон соединен с третьим входом-выходом первого преобразователя кодов, четвертый и пятый входы-выходы первого преобразователя кодов через четвертый и пятый оптроны соединены соответственно с четвертым и пятым входами-выходами второго преобразователя кодов, шестой вход-выход которого через шестой оптрон соединен с шестым входом-выходом первого преобразователя кодов, а в каждый преобразователь кодов введены буферный регистр, первый, второй и третий синхронные триггеры, RS-триггер, первый и второй элементы ИЛИ, третий элемент НЕ, первый и второй элементы сравнения, счетчик по модулю три, счетчик сбоев, пятый элемент И-НЕ, первая и вторая интегрирующие цепочки, элемент ИЛИ-НЕ, первый, второй и третий элементы И, пятый, шестой, седьмой и восьмой шинные формирователи, при этом вход установки в единицу первого синхронного триггера является седьмым управляющим входом преобразователя кодов, вход синхронизации первого синхронного триггера соединен с выходом переполнения счетчика импульсов, выход первого синхронного триггера подключен к первому входу пятого элемента И-НЕ, второй вход которого и первый вход третьего элементы И подключены к выходу второго синхронного триггера, D-вход которого соединен с выходом второго элемента сравнения, выход генератора импульсов соединен с информационным входом пятого шинного формирователя, выход которого соединен со счетным входом счетчика импульсов, четвертым входом блока управления и синхронизации, входом второго элемента НЕ, входом синхронизации регистра сдвига, счетным входом счетчика по модулю три, входом синхронизации второго счетного триггера и является третьим входом-выходом преобразователя кодов, выход второго элемента НЕ соединен с входом синхронизации третьего синхронного триггера, D-вход которого соединен с выходом пятого элемента И-НЕ, а выход с информационным входом шестого шинного формирователя и первым входом второго элемента ИЛИ, второй вход которого соединен с выходом третьего элемента НЕ и управляющим входом седьмого шинного формирователя, выход второго элемента ИЛИ соединен с вторыми входами третьего и четвертого элементов И-НЕ, пятый и шестой выходы блока управления и синхронизации соединены соответственно с входами первой и второй интегрирующих цепочек, выход первой интегрирующей цепочки соединен с первыми входами первого элемента И и элемента ИЛИ-НЕ, выход второй интегрирующей цепочки соединен с первым входом второго элемента И и вторым входом элемента ИЛИ-НЕ, выход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с вторым входом третьего элемента И, выход которого подключен к суммирующему входу счетчика сбоев, выход переполнения которого соединен с входом установки в единицу RS-триггера, третий выход блока управления и синхронизации соединен с управляющими входами пятого и шестого шинных формирователей и входом третьего элемента НЕ, второй выход второго дешифратора соединен с входами установки в ноль счетчика сбоев и RS-триггера, выход которого соединен с информационным входом восьмого шинного формирователя, управляющий вход которого соединен с вторым выходом первого дешифратора, выход восьмого шинного формирователя подключен к информационному входу первого регистра приема, выход регистра сдвига соединен с первым входом первого элемента сравнения и информационным входом буферного регистра, вход записи которого подключен к четвертому выходу блока управления и синхронизации, а выход к второму входу первого элемента сравнения, выход которого соединен с вторыми входами первого элемента ИЛИ, первого и второго элементов И, выходы первого и второго элементов И соединены с входами записи первого и второго регистров выдачи соответственно, выход шестого шинного формирователя соединен с входами установки в ноль счетчика импульсов, первого синхронного триггера и счетчика по модулю три и является шестым входом-выходом преобразователя кодов, D-вход первого синхронного триггера является третьим управляющим входом преобразователя кодов, выходы счетчика по модулю три соединены с первыми входами второго элемента сравнения и информационными входами седьмого шинного формирователя, выходы которого соединены с вторыми входами второго элемента сравнения и являются четвертым и пятым вводами-выходами преобразователя кодов, четвертый выход блока управления и синхронизации соединен с входом записи буферного регистра. The essence of the invention lies in the fact that in the information input-output device for a digital control system containing the first and second code converters, the first, second, third, fourth, fifth, fifth and sixth galvanic isolation blocks on optocouplers, the voltage converter, the first and second switching elements, the first and second information inputs and outputs of the first code converter being the first and second information inputs and outputs of the device for connecting to the control object, the output is converted voltage supply is connected to the third and fourth, and through the first and second switching elements, respectively, with the first and second control inputs of the first code converter, the information output of the first code converter through the first optocoupler is connected to the information input of the second code converter, the information output of which is connected through the second optocoupler with the information input of the first code converter, the first, second and third control inputs of the second code converter and the input of the converter the supply voltage is connected to the device’s power bus, the fourth, fifth, sixth, seventh and eighth control inputs of the second code converter are respectively the read, write, initial setup and address inputs of the device for connecting the computer, the first and second information inputs and outputs of the second code converter are the third information inputs and outputs of the device for connecting a computer, and each code converter contains the first and second decoders, a pulse generator, an impulse counter bus, control and synchronization unit, first and second switches, first and second reception registers, first and second issuing registers, shift register, first, second, third and fourth bus drivers, first, second, third and fourth AND-NOT elements, first and the second elements are NOT, and the first and second inputs of the control and synchronization unit are the first and second control inputs of the code converter, the sample inputs of the first and second decoders are the fourth control input of the code converter, information input the first and second decoders are the eighth control input of the code converter, the gate inputs of the first and second decoders are the fifth and sixth control inputs of the code converter, the first output of the first decoder is connected to the first input of the first NAND element, the second input of which is connected to the first output of the control unit and synchronization, and the output with the control input of the first bus driver, the outputs of which are connected to the information inputs of the first reception register and are the first with the information inputs and outputs of the code converter, the inverse and direct outputs of the first reception register are connected to the information inputs of the first switch, the output of which is connected to the information input of the third bus driver, the control input of which is connected to the output of the first element NOT, and the output with the output of the fourth bus driver and is the information output of the code converter, the third output of the first decoder is connected to the first input of the second AND-NOT element, the second input of which is connected to the output of the control and synchronization unit, and the output with the control input of the second bus driver, the outputs of which are connected to the information inputs of the second reception register and are the second information inputs and outputs of the code converter, the inverse and direct outputs of the second reception register are connected to the information inputs of the second switch, output which is connected to the information input of the fourth bus driver, the information output of the pulse counter is connected to the control input of the fourth bus about the shaper, the input of the first element NOT and the third input of the control and synchronization unit, the first output of the second decoder is connected to the first input of the third AND-NOT element, the output of which is connected to the recording input of the first reception register, the third output of the second decoder is connected to the first input of the fourth AND element - NOT, the output of which is connected to the recording input of the second reception register, the information input of the shift register is the information input of the code converter, the output of the shift register is connected to the information inputs of first and second output registers, the outputs of which are connected to the information inputs of the first and second bus drivers, the information outputs of the pulse counter group are connected to the inputs of the control and synchronization unit group and the address inputs of the first and second switches, according to the invention, the third input-output of the second code converter through the third optocoupler is connected to the third input-output of the first code converter, the fourth and fifth inputs and outputs of the first code converter through the fourth and the first optocouplers are connected respectively to the fourth and fifth inputs and outputs of the second code converter, the sixth input-output of which is connected through the sixth optocoupler to the sixth input-output of the first code converter, and a buffer register, first, second and third synchronous triggers are introduced into each code converter, RS-trigger, first and second elements OR, third element NOT, first and second comparison elements, modulo three counter, failure counter, fifth AND-NOT element, first and second integrating chains, OR-NOT element, first, second the third elements are And, the fifth, sixth, seventh and eighth bus drivers, while the installation input to the unit of the first synchronous trigger is the seventh control input of the code converter, the synchronization input of the first synchronous trigger is connected to the overflow output of the pulse counter, the output of the first synchronous trigger is connected to the first input of the fifth AND-NOT element, the second input of which and the first input of the third AND element are connected to the output of the second synchronous trigger, the D-input of which is connected to the output of the second element of understanding, the output of the pulse generator is connected to the information input of the fifth bus driver, the output of which is connected to the counting input of the pulse counter, the fourth input of the control and synchronization unit, the input of the second element NOT, the input of the shift register synchronization, the counting input of the counter modulo three, the synchronization input of the second counting trigger and is the third input-output of the code converter, the output of the second element is NOT connected to the synchronization input of the third synchronous trigger, the D-input of which is connected to the fifth element AND-NOT, and the output with the information input of the sixth bus driver and the first input of the second OR element, the second input of which is connected to the output of the third element NOT and the control input of the seventh bus driver, the output of the second OR element is connected to the second inputs of the third and fourth elements AND NOT, the fifth and sixth outputs of the control and synchronization unit are connected respectively to the inputs of the first and second integrating circuits, the output of the first integrating circuit is connected to the first inputs of the first element and AND of the OR-NOT element, the output of the second integrating chain is connected to the first input of the second AND element and the second input of the OR-NOT element, the output of which is connected to the first input of the first OR element, the output of which is connected to the second input of the third AND element, the output of which is connected to the summing input of the fault counter, the overflow output of which is connected to the input of the unit in the RS-trigger unit, the third output of the control and synchronization unit is connected to the control inputs of the fifth and sixth bus drivers and the input of the third element E, the second output of the second decoder is connected to the zero setting of the fault counter and RS-trigger, the output of which is connected to the information input of the eighth bus driver, the control input of which is connected to the second output of the first decoder, the output of the eighth bus driver is connected to the information input of the first reception register , the output of the shift register is connected to the first input of the first comparison element and the information input of the buffer register, the recording input of which is connected to the fourth output of the control unit and synchronization, and the output to the second input of the first comparison element, the output of which is connected to the second inputs of the first OR element, the first and second elements AND, the outputs of the first and second elements And are connected to the recording inputs of the first and second output registers, respectively, the output of the sixth bus driver is connected to the zero inputs of the pulse counter, the first synchronous trigger and the counter modulo three and is the sixth input-output of the code converter, the D-input of the first synchronous trigger is the third control the input of the code converter, the outputs of the counter modulo three are connected to the first inputs of the second comparison element and the information inputs of the seventh bus driver, the outputs of which are connected to the second inputs of the second comparison element and are the fourth and fifth inputs / outputs of the code converter, the fourth output of the control and synchronization unit connected to the input of the buffer register entry.

Предлагаемое техническое решение позволяет повысить надежность и помехоустойчивость устройства ввода-вывода информации, а также повысить быстродействие его работы. Повышение надежности и помехоустойчивости достигается двойным преобразованием каждого входного и выходного числа в прямом и инверсном коде и записью этого числа только в случае совпадения значений каждого преобразователя; обратным преобразованием выходного числа, выданного на объект управления, и обеспечением возможности для ЭВМ системы управления сравнения этого числа с выданным в регистр приема; продолжением работы устройства ввода-вывода в случае единичных сбоев, встроенным диагностированием узлов модуля на работоспособность с отражением результатов диагностирования в RS-триггере и обеспечением возможности считывания ЭВМ признака отказа модуля с RS-триггера. The proposed technical solution allows to increase the reliability and noise immunity of the information input-output device, as well as to increase the speed of its operation. Improving reliability and noise immunity is achieved by double conversion of each input and output number in direct and inverse code and writing this number only if the values of each converter coincide; the inverse conversion of the output number issued to the control object, and providing the opportunity for the computer control system to compare this number with that issued in the reception register; the continued operation of the I / O device in the event of single failures, the built-in diagnostics of the module nodes for operability with the reflection of the diagnostic results in the RS-trigger and the ability to read the computer sign of a module failure from the RS-trigger.

Повышение надежности обеспечивается введением в каждый кодопреобразователь буферного регистра, восьмиразрядной схемы сравнения, трех двухвходовых элементов И, первого элемента ИЛИ, счетчика сбоев, RS-триггера и восьмого шинного преобразователя. Введение в каждый кодопреобразователь счетчика по модулю три, двухразрядной схемы сравнения, пятого, шестого и седьмого шинных формирователей, трех синхронных триггеров, пятого элемента И-НЕ, второго элемента ИЛИ, третьего элемента НЕ, а также введение соответствующих связей между кодопреобразователями и первой, второй и третьей отопарами обеспечивают контроль количества тактовых импульсов, прошедших оптопары гальванической развязки, и установку исходного состояния счетчика тактовых импульсов и счетчика по модулю три в конце каждого цикла преобразования. Improving reliability is ensured by introducing into each code converter a buffer register, an eight-bit comparison circuit, three two-input AND elements, the first OR element, a failure counter, an RS-flip-flop, and an eighth bus converter. Introduction to each code converter module modulo three, two-bit comparison schemes, the fifth, sixth and seventh bus drivers, three synchronous triggers, the fifth AND element, the second OR element, the third NOT element, and also the introduction of the corresponding connections between the code converters and the first, second and third heaters provide control of the number of clock pulses that passed optocouplers of galvanic isolation, and the initial state of the clock counter and modulo three at the end of each conversion cycle.

В случае срабатывания схем контроля, вызванного импульсом помехи, обеспечивается восстановление работоспособности устройства путем передачи сигнала сброса, полученного на двухразрядной схеме сравнения, втором синхронном триггере, пятом элементе И-НЕ, третьем синхронном триггере, шестом шинном формирователе, на счетчик тактовых импульсов и счетчик по модулю три. Через второй элемент ИЛИ, а также третий и четвертый элементы И-НЕ производится повторная запись в первый и второй регистры приема выходных чисел. Это способствует повышению помехоустойчивости и надежности функционирования устройства. In the case of triggering of control circuits caused by an interference pulse, the device is restored to operability by transmitting a reset signal received on a two-bit comparison circuit, a second synchronous trigger, a fifth AND-NOT element, a third synchronous trigger, a sixth bus driver, to a clock counter and counter module three. Through the second OR element, as well as the third and fourth NAND elements, a repeated recording is made in the first and second registers for receiving output numbers. This helps to improve the noise immunity and reliability of the device.

Повышение быстродействия достигается обеспечением работы устройства на максимальной тактовой частоте, определяемой задержкой, вносимой прохождением сигналов через оптопары. The increase in speed is achieved by ensuring the operation of the device at the maximum clock frequency, determined by the delay introduced by the passage of signals through optocouplers.

Для исключения наложения переходных процессов на выходе восьмиразрядной схемы сравнения передние фронты стробирующих сигналов записи чисел в первый и второй регистры выдачи задержаны на первой и второй интегрирующих цепях. Эти же импульсы, собранные на элементы ИЛИ-НЕ, стробируют выход восьмиразрядной схемы сравнения в случае несовпадения прямого и обратного кодов. To avoid superimposing transients at the output of an eight-bit comparison circuit, the leading edges of the gating signals for recording numbers in the first and second output registers are delayed on the first and second integrating circuits. The same pulses collected on the OR-NOT elements, gate the output of the eight-bit comparison circuit in case of mismatch between the forward and reverse codes.

Первый синхронный триггер превращает в потенциальный сигнал импульс переполнения с выхода счетчика тактовых импульсов в конце цикла преобразования и импульс сброса, проходящий по шине управления. Затем в середине следующего такта инвертированным тактовым импульсом этот потенциальный сигнал переписывается в третий синхронный триггер, единичное состояние которого обеспечит сброс первого синхронного триггера и установку всей остальной схемы в исходное состояние. Разнесение на полупериод формирования импульса сброса исключает влияние переходных процессов при установке исходного состояния на работу кодопреобразователей. The first synchronous trigger converts an overflow pulse from the output of the clock counter at the end of the conversion cycle and a reset pulse through the control bus into a potential signal. Then, in the middle of the next clock cycle, the inverted clock pulse transcribes this potential signal to the third synchronous trigger, the single state of which will reset the first synchronous trigger and set the rest of the circuit to its original state. Diversity on the half-cycle of the formation of the reset pulse eliminates the influence of transients when setting the initial state on the operation of code converters.

Переходные процессы на выходе двухразрядной схемы сравнения определяются сигналами, дважды прошедшими через оптопары, задержкой тактовых импульсов, поступивших с третьего выхода второго кодопреобразователя на первый кодопреобразователь, и задержкой контрольных кодов, поступивших с четвертого и пятого входов-выходов первого кодопреобразователя на второй кодопреобразователь. Эти переходные процессы в сумме не превосходят величину периода тактового генератора, поэтому стробирование выхода двухразрядной схемы сравнения производится на втором синхронном триггере нарастающим фронтом тактового импульса в конце очередного такта. Transients at the output of the two-digit comparison circuit are determined by signals that have twice passed through the optocouplers, the delay of the clock pulses received from the third output of the second code converter to the first code converter, and the delay of the control codes received from the fourth and fifth inputs and outputs of the first code converter to the second code converter. These transients in total do not exceed the magnitude of the period of the clock generator, therefore, the gating of the output of the two-bit comparison circuit is performed on the second synchronous trigger by the rising edge of the clock pulse at the end of the next clock cycle.

Запись информации в первый и второй регистры приема первого кодопреобразователя производится в середине двухтактового исходного состояния схемы преобразования, что гарантирует качество передачи первого бита информации. Это обеспечивается подключением входов второго элемента ИЛИ к инвертированному сигналу с третьего выхода блока управления и синхронизации и инверсному выходу третьего синхронного триггера, а выхода к вторым входам третьего и четвертого элементов И-НЕ. Information is recorded in the first and second reception registers of the first code converter in the middle of the two-stroke initial state of the conversion circuit, which guarantees the transmission quality of the first bit of information. This is ensured by connecting the inputs of the second OR element to the inverted signal from the third output of the control and synchronization unit and the inverse output of the third synchronous trigger, and the output to the second inputs of the third and fourth elements AND NOT.

На фиг. 1 представлена структурная схема устройства ввода-вывода информации для системы цифрового управления; на фиг. 2 функциональная схема кодопреобразователя; на фиг. 3 временная диаграмма работы узлов первого и второго кодопреобразователей в режиме вывода. In FIG. 1 is a structural diagram of an information input / output device for a digital control system; in FIG. 2 functional diagram of the code converter; in FIG. 3 is a timing diagram of the operation of the nodes of the first and second code converters in output mode.

Устройство ввода-вывода (фиг. 1) содержит преобразователь 1 напряжения питания с гальванической развязкой, с первого по шестой 2-7 блоки гальванической развязки на оптронах (оптопары), первый 8 и второй 9 преобразователи кодов (кодопреобразователи), первый 10 и второй 11 коммутационные элементы (переключатели режимов работы). Преобразователь 1 напряжения питания соединен с первым, вторым и третьим входами второго кодопреобразователя 9 и с клеммой 12 для подключения источника питания (не показан). Входы с четвертого по восьмой второго кодопреобразователя 9 являются входами устройства ввода-вывода для подключения соответственно сигнала выборки, стробирующих сигналов чтения и записи и сигнала начальной установки. Кодопреобразователь 9 имеет шины 13 управления и адресных сигналов, шины 14 адреса от ЭВМ системы управления объектом (не показана). Информационный вход второго кодопреобразователя 9 через первую оптопару 2 соединен с информационным выходом первого кодопреобразователя 8. Первый и второй информационные входы-выходы второго кодопреобразователя 9 объединены и являются входом-выходом модуля для поразрядного подключения к шине 15 данных ЭВМ системы управления объектом. Первый и второй входы первого кодопреобразователя 8 через первый 10 и второй 11 переключатели соответственно, а третий и четвертый входы непосредственно соединены с выходом преобразователя 1 напряжения питания. The input-output device (Fig. 1) contains a voltage converter 1 with galvanic isolation, from the first to the sixth 2-7 blocks of galvanic isolation on optocouplers (optocouplers), the first 8 and second 9 code converters (code converters), the first 10 and second 11 switching elements (mode switches). The power supply converter 1 is connected to the first, second, and third inputs of the second code converter 9 and to terminal 12 for connecting a power source (not shown). The inputs from the fourth to eighth second code converter 9 are the inputs of the input-output device for connecting, respectively, the sampling signal, the gate read and write signals and the initial setting signal. The encoder 9 has control buses 13 and address signals, address buses 14 from a computer of the facility control system (not shown). The information input of the second code converter 9 through the first optocoupler 2 is connected to the information output of the first code converter 8. The first and second information inputs and outputs of the second code converter 9 are combined and are the input-output of the module for bitwise connection to the computer data bus 15 of the object control system. The first and second inputs of the first code converter 8 through the first 10 and second 11 switches, respectively, and the third and fourth inputs are directly connected to the output of the converter 1 of the supply voltage.

Входы с пятого по восьмой первого кодопреобразователя 8 не задействованы, а информационный вход через вторую оптопару 3 соединен с информационным выходом второго кодопреобразователя 9. Первый и второй информационные входы-выходы первого кодопреобразователя 8 являются первым и вторым входами-выходами устройства ввода-вывода соответственно для подключения к объекту управления (не показан). Третий вход-выход первого кодопреобразователя 8 через третью оптопару 4 соединен с третьим входом-выходом второго кодопреобразователя 9, четвертый и пятый входы-выходы которого через четвертую 4 и пятую 6 оптопары соединены с четвертым и пятым входом-выходом первого кодопреобразователя 8 соответственно, а шестой вход-выход первого кодопреобразователя 8 через шестую оптопару 7 соединен с шестым входом-выходом второго кодопреобразователя 9. The inputs from the fifth to eighth of the first code converter 8 are not involved, and the information input through the second optocoupler 3 is connected to the information output of the second code converter 9. The first and second information inputs and outputs of the first code converter 8 are the first and second inputs and outputs of the input-output device, respectively, for connection to the control object (not shown). The third input-output of the first code converter 8 through the third optocoupler 4 is connected to the third input-output of the second code converter 9, the fourth and fifth inputs and outputs of which through the fourth 4 and fifth 6 optocouplers are connected to the fourth and fifth input-output of the first code converter 8, respectively, and the sixth the input-output of the first code converter 8 through the sixth optocoupler 7 is connected to the sixth input-output of the second code converter 9.

Каждый из кодопреобразователей 8 и 9 (фиг. 2) содержит дешифратор 16 чтения, дешифратор 17 записи, генератор 18 тактовых импульсов, первый 19 и второй 20 регистры приема, первый 21 и второй 22 регистры выдачи, первый 23 и второй 24 коммутаторы, регистр 25 сдвига, буферный регистр 26, с первого по третий синхронные триггеры 27-29, счетчик 30 сбоев, с первого по восьмой шинные формирователя 31-38, с первого по пятый элементы И-НЕ 39-43, с первого по третий элементы И 44-46, первый 47 и второй 48 элементы ИЛИ, элемент ИЛИ-НЕ 49, с первого по третий элементы НЕ 50-52, восьмиразрядную 53 и двухразрядную 54 схемы сравнения, блок 55 управления и синхронизации, счетчик 56 по модулю три, счетчик 57 тактовых импульсов, RS-триггер 58 и две интегрирующие цепи 59 и 60. Each of the code converters 8 and 9 (Fig. 2) contains a read decoder 16, a write decoder 17, a clock generator 18, the first 19 and second 20 reception registers, the first 21 and second 22 output registers, the first 23 and second 24 switches, register 25 shift, buffer register 26, from the first to the third synchronous triggers 27-29, counter 30 failures, from the first to the eighth bus drivers 31-38, from the first to the fifth elements AND 39-43, from the first to the third elements AND 44- 46, first 47 and second 48 elements OR, element OR NOT 49, first to third elements NOT 50-52, eight-bit 53 and two-bit 54 comparison circuits, control and synchronization unit 55, counter three modulo 56, clock counter 57, RS flip-flop 58 and two integrating circuits 59 and 60.

Первый и второй входы каждого кодопреобразователя соединены с первым и вторым входами блока 55 управления и синхронизации соответственно, третий вход с D-входом первого синхронного триггера 27, четвертый и восьмой входы кодопреобразователя подключены соответственно к входам выборки и адресным входам дешифратора 16 чтения и дешифратора 17 записи, пятый и шестой входы к стробирующим входам соответственно дешифратора 16 чтения и дешифратора 17 записи, а седьмой вход кодопреобразователя соединен с входом установки в "1" первого синхронного триггера 27. The first and second inputs of each code converter are connected to the first and second inputs of the control and synchronization unit 55, respectively, the third input with the D-input of the first synchronous trigger 27, the fourth and eighth inputs of the code converter are connected respectively to the sample inputs and address inputs of the read decoder 16 and the record decoder 17 , the fifth and sixth inputs to the gate inputs, respectively, of the read decoder 16 and the write decoder 17, and the seventh input of the code converter is connected to the installation input in "1" of the first synchronous trigger EPA 27.

Первый выход дешифратора 16 чтения соединен с первым входом первого элемента И-НЕ 39, второй вход которого соединен с первым выходом блока 55, а выход с входом разрешения первого шинного формирователя 31, вход которого поразрядно соединен с группой выходов первого регистра 21 выдачи, а выход с первым информационным входом-выходом кодопреобразователя, входом первого регистра 19 приема и выходом восьмого шинного формирователя 37. Второй выход дешифратора 16 чтения соединен с входом разрешения восьмого шинного формирователя 37. Третий выход дешифратора 16 чтения подключен к первому входу второго элемента И-НЕ 40, второй вход которого соединен с вторым выходом блока 55, а выход с входом разрешения второго шинного формирователя 32, вход которого поразрядно соединен с группой выходов второго регистра 22 выдачи, а выход с информационным входом второго регистра 20 приема и вторым информационным входом-выходом кодопреобразователя. The first output of the read decoder 16 is connected to the first input of the first AND-NOT 39 element, the second input of which is connected to the first output of block 55, and the output with the enable input of the first bus driver 31, whose input is bitwise connected to the group of outputs of the first output register 21, and the output with the first information input-output of the code converter, the input of the first reception register 19 and the output of the eighth bus driver 37. The second output of the read decoder 16 is connected to the resolution input of the eighth bus driver 37. The third decoder output the reading torus 16 is connected to the first input of the second AND-NOT 40 element, the second input of which is connected to the second output of block 55, and the output with the enable input of the second bus driver 32, whose input is bitwise connected to the group of outputs of the second output register 22, and the output with information the input of the second reception register 20 and the second information input-output of the code converter.

Первый выход дешифратора 17 записи соединен с первым входом третьего элемента И-НЕ 41, второй вход которого соединен с вторым входом четвертого элемента И-НЕ 42, а выход с входом записи первого регистра 19 приема. Группа инверсных выходов регистра 19 соединена с первыми восьмью информационными входами первого коммутатора 23, а группа прямых выходов с вторыми восьмью информационными входами. Второй выход дешифратора 17 записи соединен с входом сброса счетчика 30 сбоев и входом установки в "0" RS-триггера 58, а третий выход подключен к первому входу четвертого элемента И-НЕ 42, выход которого соединен с входом записи второго регистра 20 приема. Группа инверсных выходов регистра 20 соединена с первыми восьмью информационными входами второго коммутатора 24, а группа прямых выходов с вторыми восьмью информационными входами. The first output of the record decoder 17 is connected to the first input of the third AND-NOT element 41, the second input of which is connected to the second input of the fourth AND-NOT element 42, and the output is from the recording input of the first reception register 19. The group of inverse outputs of the register 19 is connected to the first eight information inputs of the first switch 23, and the group of direct outputs with the second eight information inputs. The second output of the record decoder 17 is connected to the reset input of the failure counter 30 and the input of the RS-flip-flop 58 is set to “0”, and the third output is connected to the first input of the fourth AND-NOT 42 element, the output of which is connected to the recording input of the second reception register 20. The group of inverse outputs of the register 20 is connected to the first eight information inputs of the second switch 24, and the group of direct outputs with the second eight information inputs.

Выход первого коммутатора 23 соединен с информационным входом третьего шинного формирователя 34, вход разрешения которого подключен к выходу первого элемента НЕ 50, а выход к выходу кодопреобразователя и четвертого шинного формирователя 35, информационный вход которого соединен с выходом второго коммутатора 24, а вход разрешения с выходом пятого разряда счетчика 57 тактовых импульсов, с третьим входом блока 55 и входом первого элемента НЕ 50. Выходы с первого по четвертый счетчика 57 тактовых импульсов соединены с входами с четвертого по седьмой блока 55 соответственно и с соответствующими разрядами адресных входов первого 23 и второго 24 коммутаторов. The output of the first switch 23 is connected to the information input of the third bus driver 34, the permission input of which is connected to the output of the first element NOT 50, and the output to the output of the code converter and the fourth bus driver 35, the information input of which is connected to the output of the second switch 24, and the permission input with the output the fifth discharge counter 57 clock pulses, with the third input of block 55 and the input of the first element NOT 50. The outputs from the first to fourth counter 57 clock pulses are connected to the inputs from the fourth to the seventh block 55, respectively, and with the corresponding bits of the address inputs of the first 23 and second 24 switches.

Выход генератора 18 тактовых импульсов соединен с инфомационным водом пятого шинного формирователя 36/ вход разрешения которого соединен с третьим выходом блока 55/ входом третьего элемента НЕ 52 и входом разрешения шестого шинного формирователя 38/ а выход с третьим входом-выходом кодопреобразователя/ с суммирующим входом счетчика 57 тактовых импульсов/ с восьмым входом блока 55/ с суммирующим входом счетчика 56 по модулю три/ с входом синхронизации второго синхронного триггера 28/ с входом второго элемента НЕ 51 и с входом синхронизации регистра регистра 25 сдвига. The output of the clock generator 18 is connected to the infomation water of the fifth bus driver 36 / whose enable input is connected to the third output of the block 55 / input of the third element NOT 52 and the enable input of the sixth bus driver 38 / a output with the third input-output of the code converter / with a summing counter input 57 clock pulses / with the eighth input of the block 55 / with a summing counter input 56 modulo three / with the synchronization input of the second synchronous trigger 28 / with the input of the second element NOT 51 and with the register synchronization input register 25 shift.

Информационный вход регистра 25 подключен к информационному входу кодопреобразователя, а выход к информационным входам первого 21 и второго 22 регистров выдачи, к первому входу восьмиразрядной схемы 53 сравнения и к информационному входу буферного регистра 26, вход записи которого соединен с четвертым выходом блока 55, а инверсные выходы поразрядно подключены к второму входу схемы 53 сравнения. Выход схемы 53 соединен с вторыми входами первого 44 и второго 45 элементов И и первого элемента ИЛИ 47, выход которого соединен с вторым входом третьего элемента И 46, подключенного выходом к суммирующему входу счетчика 30 сбоев. Выход первого элемента И 44 соединен с входом записи первого регистра 21 выдачи, а выход второго элемента И 45 соединен с входом записи второго регистра 22 выдачи. Выход переполнения счетчика 30 сбоев подключен к входу установки в "1" RS-триггера 58, прямой выход которого соединен с информационным входом восьмого шинного формирователя 37. The information input of register 25 is connected to the information input of the code converter, and the output is to the information inputs of the first 21 and second 22 output registers, to the first input of an eight-bit comparison circuit 53 and to the information input of the buffer register 26, the recording input of which is connected to the fourth output of block 55, and the inverse the outputs are bitwise connected to the second input of the comparison circuit 53. The output of the circuit 53 is connected to the second inputs of the first 44 and second 45 AND elements and the first OR element 47, the output of which is connected to the second input of the third AND element 46, connected by the output to the summing input of the failure counter 30. The output of the first element And 44 is connected to the input of the recording of the first issuing register 21, and the output of the second element And 45 is connected to the recording input of the second register 22 of issuing. The overflow output of the counter 30 failures is connected to the input of the installation in "1" of the RS-flip-flop 58, the direct output of which is connected to the information input of the eighth bus driver 37.

Разрядные выходы счетчика 56 по модулю три поразрядно соединены с входами седьмого шинного формирователя 33 и с первой группой входов двухразрядной схемы 54 сравнения, вторая группы входов которой поразрядно соединена с выходами седьмого шинного формирователя 33, вход разрешения которого соединен с выходом третьего элемента НЕ 52 и вторым входом второго элемента ИЛИ 48. С выходами первого и второго разрядов седьмого шинного формирователя 33 соединены также четвертый и пятый входы-выходы кодопреобразователя соответственно. Выход схемы 54 сравнения соединен с D-входом второго синхронного триггера 28, выход которого подключен к первому входу третьего элемента И 46 и второму входу пятого элемента И-НЕ 43. Первый вход элемента И-НЕ 43 соединен с инверсным выходом первого синхронного триггера 27, а выход с D-входом третьего синхронного триггера 29, вход синхронизации которого соединен с выходом второго элемента НЕ 51, а инверсный выход с входом шестого шинного формирователя 38 и с первым входом второго элемента ИЛИ 48, выход которого подключен к второму входу третьего элемента И-НЕ 41. Вход синхронизации первого синхронного триггера 27 соединен с выходом переполнения счетчика 57 тактовых импульсов. Вход установки в "0" первого синхронного триггера 27 соединен с шестым входом-выходом кодопреобразователя, выходом шестого шинного формирователя 38, входом установки в "0" счетчика 56 по модулю три и счетчика 57 тактовых импульсов. Пятый и шестой выходы блока 55 соединены соответственно с входами первой 59 и второй 60 интегрирующих цепей. Выход первой интегрирующей цепи 59 подключен к первому входу элемента ИЛИ-НЕ 49 и к первому входу первого элемента И 44. Выход второй интегрирующей цепи 60 соединен с первым входом второго элемента И 45 и вторым входом элемента ИЛИ-НЕ 49, выход которого соединен с первым входом первого элемента ИЛИ 47. The discharge outputs of the counter 56 modulo three are bitwise connected to the inputs of the seventh bus driver 33 and to the first group of inputs of the two-bit comparison circuit 54, the second group of inputs of which is bitwise connected to the outputs of the seventh bus driver 33, whose enable input is connected to the output of the third element 52 and the second the input of the second element OR 48. With the outputs of the first and second bits of the seventh bus driver 33 are also connected the fourth and fifth inputs and outputs of the code converter, respectively. The output of the comparison circuit 54 is connected to the D-input of the second synchronous trigger 28, the output of which is connected to the first input of the third AND element 46 and the second input of the fifth AND-NOT element 43. The first input of the AND-NOT element 43 is connected to the inverse output of the first synchronous trigger 27, and the output with the D-input of the third synchronous trigger 29, the synchronization input of which is connected to the output of the second element NOT 51, and the inverse output with the input of the sixth bus driver 38 and the first input of the second element OR 48, the output of which is connected to the second input of the third element and NAND 41. The clock input of the first synchronous flip-flop 27 is connected to the overflow output of the counter 57 of clock pulses. The installation input at “0” of the first synchronous trigger 27 is connected to the sixth input-output of the code converter, the output of the sixth bus driver 38, the installation input at “0” of the counter 56 modulo three and the counter 57 clock pulses. The fifth and sixth outputs of block 55 are connected respectively to the inputs of the first 59 and second 60 integrating circuits. The output of the first integrating circuit 59 is connected to the first input of the OR-NOT element 49 and to the first input of the first AND element 44. The output of the second integrating circuit 60 is connected to the first input of the second AND element 45 and the second input of the OR-NOT 49 element, the output of which is connected to the first the input of the first element OR 47.

Оптопары 2-7 и преобразователь 1 напряжения обеспечивают гальваническую развязку сигналов, связанных с общим проводом источника питания электромеханизмов и датчиков объекта управления (не показаны), и сигналов, связанных с общим проводом источника питания ЭВМ системы управления, причем четвертая 5 и пятая 6 оптопары обеспечивают гальваническую развязку сигналов оперативного контроля количества передаваемых через третью оптопару 4 тактовых импульсов синхронизации работы кодопреобразователей. Вторая оптопара 3 обеспечивает развязку сигналов последовательного кода данных, передаваемых от ЭВМ системы управления на управляемий объект, а первая оптопара 2 данных от управляемого объекта на ЭВМ. Шестая оптопара 7 обеспечивает гальваническую развязку сигнала сброса, с помощью которого устанавливается начальное состояние каждого цикла преобразования в кодопреобразователях 8 и 9. Кодопреобразователи 8 и 9 предназначены для преобразования параллельного кода в последовательный и обратного преобразования последовательного кода в параллельный и контроля этого преобразования. Optocouplers 2-7 and voltage converter 1 provide galvanic isolation of signals associated with a common wire of a power source of electromechanisms and sensors of a control object (not shown), and signals associated with a common wire of a power source of a computer of the control system, and the fourth 5 and fifth 6 optocouplers provide galvanic isolation of operational control signals of the number of 4 clock pulses of synchronization of code converters transmitted through the third optocoupler. The second optocoupler 3 provides isolation of the signals of the serial data code transmitted from the computer of the control system to the managed object, and the first optocoupler 2 of data from the managed object to the computer. The sixth optocoupler 7 provides galvanic isolation of the reset signal, with the help of which the initial state of each conversion cycle in code converters 8 and 9 is set. Code converters 8 and 9 are designed to convert a parallel code to a serial one and reverse convert a serial code to a parallel one and control this conversion.

Основная часть кодопреобразователя, обеспечивающая управление и временную синхронизацию его работы, реализована на программируемой логической матрице (ПЛМ) 55. Работу блока 55 можно описать с помощью логических уравнений, в которых входы блока 55 обозначены через X1-X8, а выходы Y1-Y6:
Y1 X1 x X2 + X1 x X2;
Y2 X1 x X2;
Y3 X1 x X2;
Y4 X4 x X5 x X6 x X7 x X8;
Y5 X3 x X4 x X5 x X6 x X7 x X8;
Y6 X3 x X4 x X5 x X6 x X7 x X8.The main part of the code converter, providing control and time synchronization of its operation, is implemented on a programmable logic matrix (PLM) 55. The operation of block 55 can be described using logical equations in which the inputs of block 55 are denoted by X1-X8, and the outputs Y1-Y6:
Y1 X1 x X2 + X1 x X2;
Y2 X1 x X2;
Y3 X1 x X2;
Y4 X4 x X5 x X6 x X7 x X8;
Y5 X3 x X4 x X5 x X6 x X7 x X8;
Y6 X3 x X4 x X5 x X6 x X7 x X8.

С помощью ПЛМ формируются сигнал Y1 управления выдачей первого числа выхода, записанного в первый регистр 21 выдачи через первый восьмиразрядный шинный формирователь 31 на первый информационный вход-выход первого кодопреобразователя 8; сигнал Y2 управления выдачей второго числа выхода, записанного во второй регистр 22 выдачи через второй восьмиразрядный шинный формирователь 32 на второй информационный вход-выход первого кодопреобразователя 8; сигнал Y3 управления пятым 36 и шестым 38 шинными формирователями, через которые выдаются тактовые импульсы задающего генератора 18 тактовых импульсов и сигналы сброса с второго кодопреобразователя 9 на первый 8 и сигнал управления седьмым шинным формирователем 33, с помощью которого с первого кодопреобразователя 8 на второй 9 передается контрольный код количества тактовых импульсов, синхронизирующих работу кодопреобразователей, а также сигнал коммутации стробирующего сигнала записи первого числа входа с первого информационного входа-выхода в первый регистр 19 приема и второго числа входа с второго информационного входа-выхода во второй регистр 20 приема первого кодопреобразователя 8; стробирующий сигнал Y4 записи в буферный регистр 26 инверсного кода первого и второго входного или выходного чисел; стробирующий сигнал Y5 записи первого входного числа в первый регистр 21 выдачи для второго кодопреобразователя 9 и первого выходного числа для первого кодопреобразователя 8; стробирующий сигнал Y6 записи второго входного числа во второй регистр 22 выдачи для второго кодопреобразователя 9 и второго выходного числа для первого кодопреобразователя 8. Using PLM, a control signal Y1 is generated for issuing the first output number recorded in the first output register 21 through the first eight-bit bus driver 31 to the first information input-output of the first code converter 8; a control signal Y2 for issuing a second output number recorded in a second output register 22 through a second eight-bit bus driver 32 to a second information input-output of the first code converter 8; the control signal Y3 of the fifth 36th and sixth 38th bus drivers, through which the clock pulses of the master clock generator 18 and the reset signals from the second code converter 9 to the first 8 are output and the control signal of the seventh bus driver 33, with which it is transmitted from the first code converter 8 to the second 9 control code of the number of clock pulses synchronizing the operation of code converters, as well as the switching signal of the gate signal recording the first number of the input from the first information input-output yes, into the first reception register 19 and the second input from the second information input-output into the second reception register 20 of the first code converter 8; a gate signal Y4 for writing to the buffer register 26 of the inverse code of the first and second input or output numbers; a gate signal Y5 for recording the first input number in the first output register 21 for the second code converter 9 and the first output number for the first code converter 8; the gate signal Y6 records the second input number in the second output register 22 for the second code converter 9 and the second output number for the first code converter 8.

Дешифраторы чтения 16 и записи 17, а также первый 31 и второй 32 шинные формирователи, восьмой одноразрядный шинный формирователь 37, первый 21 и второй 22 регистры выдачи, первый 19 и второй 20 регистры приема второго кодопреобразователя 9 обеспечивают сопряжение модуля ввода-вывода с интерфейсом ЭВМ системы управления. The read and write decoders 16 and 17, as well as the first 31 and second 32 bus drivers, the eighth one-bit bus driver 37, the first 21 and second 22 output registers, the first 19 and second 20 receive registers of the second code converter 9 provide the interface between the input-output module and the computer interface control systems.

Коммутаторы 23 и 24 обеспечивают преобразование параллельного кода в последовательный, а регистр 25 сдвига обратное преобразование последовательного кода в параллельный. The switches 23 and 24 provide the conversion of parallel code to serial, and the shift register 25 reverse the conversion of serial code to parallel.

Счетчик 56 по модулю три в течение всего цикла преобразования контролирует количество импульсов, поступивших на суммирующий вход счетчика 57 тактовых импульсов в первом 8 и втором 9 кодопреобразователях. The counter 56 modulo three during the entire conversion cycle controls the number of pulses received at the summing input of the counter 57 clock pulses in the first 8 and second 9 code converters.

В буферном регистре 26 обеспечивается промежуточное хранение передаваемого первым инверсного кода входных и выходных чисел для сравнения с передаваемым вторым прямым кодом тех же самых чисел. Только в случае совпадения этих кодов изменяется состояние первого 21 и второго 22 регистров выдачи. In the buffer register 26, intermediate storage of the input and output numbers transmitted by the first inverse code is provided for comparison with the same numbers transmitted by the second direct code. Only in case of coincidence of these codes does the state of the first 21 and second 22 registers of issue change.

Кодопреобразователь может быть спроектирован и изготовлен в виде полузаказной микросхемы на базовых матричных кристаллах по технологии К1 806 ВП1. The code converter can be designed and manufactured in the form of a semi-custom chip on the base matrix crystals using technology K1 806 VP1.

Предлагаемое устройство ввода-вывода по функциональному назначению может быть реализовано как устройство ввода, устройство вывода и устройство ввода-вывода. The proposed input-output device for functional purposes can be implemented as an input device, an output device and an input-output device.

При работе в качестве устройства ввода предлагаемое устройство обеспечивает передачу информации от датчиков управляемого объекта к ЭВМ системы управления объектом. Параллельный код двух входных чисел, поступивший на первый и второй информационные входы-выходы первого кодопреобразователя 8 от датчиков объекта управления, преобразуется в последовательный код и передается через выход и первую оптопару 2 на информационный вход второго кодопреобразователя 9. Во втором кодопреобразователе этот последовательный код преобразуется в параллельный и считывается по команде ЭВМ с первого и второго информационных входов-выходов второго кодопреобразователя 9. When operating as an input device, the proposed device provides information transfer from sensors of a managed object to a computer of the object control system. The parallel code of two input numbers received at the first and second information inputs-outputs of the first code converter 8 from the sensors of the control object is converted into a serial code and transmitted through the output and the first optocoupler 2 to the information input of the second code converter 9. In the second code converter, this serial code is converted to parallel and is read by a computer command from the first and second information inputs and outputs of the second code converter 9.

При работе в качестве устройства вывода предлагаемое устройство обеспечивает передачу информации от ЭВМ системы управления объектом к электромеханизмам управляемого объекта. Параллельный код двух выходных чисел, поступивший по команде ЭВМ системы управления на первый и второй информационные входы-выходы второго кодопреобразователя 9, преобразуется в последовательный код и передается через выход и вторую оптопару 3 на информационный вход первого кодопреобразователя 8, где преобразуется в параллельный код через первый и второй информационные входы-выходы выдается на электромеханизмы объекта управления. Выходные числа, выданные на первый и второй входы-выходы первого кодопреобразователя 8, преобразуются в последовательный код и через выход и первую оптопару 2 поступают на информационный вход второго кодопреобразователя 9. Во втором кодопреобразователе последовательный код преобразуется в параллельный, и выходные числа могут быть считаны ЭВМ системы управления для контроля правильности передачи выходных чисел с второго кодопреобразователя 9 на первый 8, т.е. на объект управления. When operating as an output device, the proposed device provides information transfer from a computer of the object control system to the electromechanisms of the managed object. The parallel code of the two output numbers received by the command of the control system computer to the first and second information inputs and outputs of the second code converter 9 is converted into a serial code and transmitted through the output and the second optocoupler 3 to the information input of the first code converter 8, where it is converted to a parallel code through the first and the second information inputs and outputs are issued to the electromechanisms of the control object. The output numbers issued to the first and second inputs and outputs of the first code converter 8 are converted into a serial code and through the output and the first optocoupler 2 are fed to the information input of the second code converter 9. In the second code converter, the serial code is converted to parallel, and the output numbers can be read by a computer control systems for controlling the correct transmission of output numbers from the second code converter 9 to the first 8, i.e. to the control object.

При работе в качестве устройства ввода-вывода предлагаемое устройство обеспечивает передачу информации от ЭВМ системы управления к электромеханизмам управляемого объекта и передачу информации от датчиков управляемого объекта к ЭВМ системы управления. Параллельный код выходного числа, поступивший на первый вход-выход второго кодопреобразователя 9, преобразуется в последовательный код, передается на первый кодопреобразователь 8, где преобразуется в параллельный код и выдается на электромеханизмы объекта управления через первый вход-выход. Параллельный код входного числа, поступивший от датчиков управляемого объекта через второй вход-выход первого кодопреобразователя 8, преобразуется в последовательный код, поступает на второй кодопреобразователь 9, где преобразуется в параллельный код и может быть считан ЭВМ системы управления через второй вход-выход. When operating as an input-output device, the proposed device provides information transfer from a control system computer to the electromechanisms of a controlled object and information transfer from sensors of a controlled object to a control system computer. The parallel code of the output number, received at the first input-output of the second code converter 9, is converted to a serial code, transmitted to the first code converter 8, where it is converted to a parallel code and issued to the control unit via the first input-output. The parallel code of the input number received from the sensors of the managed object through the second input-output of the first code converter 8 is converted to a serial code, fed to the second code converter 9, where it is converted to a parallel code and can be read out by the control system computer through the second input-output.

Установка необходимого режима работы осуществляется переключателями 10 и 11. В режиме ввода переключатель 10 замкнут, переключатель 11 разомкнут (т. е. на первом и втором входах первого кодопреобразователя 8 код 01). В режиме вывода переключатель 10 разомкнут, переключатель 11 замкнут (код на первом и втором входах кодопреобразователя 8-10). В режиме ввода-вывода оба переключателя 10 и 11 разомкнуты (код 00). The required operating mode is set by switches 10 and 11. In the input mode, switch 10 is closed, switch 11 is open (i.e., code 01 is at the first and second inputs of the first code converter 8). In output mode, switch 10 is open, switch 11 is closed (code on the first and second inputs of code converter 8-10). In I / O mode, both switches 10 and 11 are open (code 00).

Второй кодопреобразователь 9 всегда является интерфейсным для ЭВМ системы управления объектом, поэтому на первом и втором входах кодопреобразователя 9 при любом режиме работы модуля код 11. The second code converter 9 is always an interface for the computer of the object control system; therefore, at the first and second inputs of the code converter 9, in any mode of operation of the module, code 11.

Вид информации, заносимой в регистры приема и выдачи для первого 8 и второго 9 кодопреобразователей в зависимости от режима работы устройства приведен в таблице. The type of information recorded in the reception and output registers for the first 8 and second 9 code converters, depending on the operating mode of the device, is shown in the table.

Функционирование устройства ввода-вывода рассматривается в режиме вывода. The operation of the I / O device is considered in output mode.

Устройство ввода-вывода работает следующим образом. The input-output device operates as follows.

В соответствии с режимом работы первый переключатель 10 разомкнут, а второй переключатель 11 замкнут. Первое и второе выходные числа загружены ЭВМ системы управления через первый и второй информационные входы-выходы в первый 19 и второй 20 регистры приема второго кодопреобразователя 9, а на седьмой вход второго кодопреобразователя поступает сигнал сброса с шины 13 управления. In accordance with the operating mode, the first switch 10 is open, and the second switch 11 is closed. The first and second output numbers are loaded by the computer of the control system through the first and second information inputs and outputs into the first 19 and second 20 reception registers of the second code converter 9, and a reset signal from the control bus 13 is received at the seventh input of the second code converter.

Сигнал с третьего выхода блока 55 в первом кодопреобразователе 8 заблокирует пятый 36 и шестой 38 шинные формирователи и открывает двухразрядный шинный формирователь 33, а во втором кодопреобразователе 9 сигнал с третьего выхода ПЛМ 55 открывает пятый 36 и шестой 38 шинные формирователи и заблокирует шинный формирователь 33, благодаря чему тактовые импульсы и импульс сброса поступают из второго кодопреобразователя 9 в первый 8 через третью 4 и шестую 7 оптопары, а контрольный код из первого кодопреобразователя 8 во второй кодопреобразователь 9 через четвертую 5 и пятую 6 оптопары. The signal from the third output of block 55 in the first code converter 8 blocks the fifth 36th and sixth 38 bus shapers and opens the two-digit bus driver 33, and in the second code converter 9, the signal from the third output of the PLM 55 opens the fifth 36th and sixth 38 bus drivers and blocks the bus driver 33, thanks to which clock pulses and a reset pulse come from the second code converter 9 to the first 8 through the third 4 and sixth 7 optocouplers, and the control code from the first code converter 8 to the second code converter 9 through h fourth 5 and fifth 6 optocouplers.

Работа кодопреобразователей 8 и 9 в модуле ввода-вывода происходит циклически: каждый цикл преобразования занимает 32 такта и один такт занимает установка счетчика 57 тактовых импульсов и счетчика 56 по модулю три в исходное состояние в конце каждого цикла преобразования. Каждый такт соответствует одному периоду генератора 18 тактовых импульсов. The work of code converters 8 and 9 in the input-output module takes place cyclically: each conversion cycle takes 32 clock cycles and it takes one clock to install a counter 57 clock pulses and a counter 56 modulo three to the initial state at the end of each conversion cycle. Each cycle corresponds to one period of the generator 18 clock pulses.

Задержки, вызванные прохождением сигналов через оптопары, на фиг. 3 для удобства не показаны, однако для надежной работы длительность импульсов тактового генератора должна быть более чем в 2 раза выше максимальной задержки сигнала при его прохождении через оптопару. The delays caused by the passage of signals through optocouplers, in FIG. 3 are not shown for convenience, however, for reliable operation, the duration of the clock pulses should be more than 2 times the maximum signal delay when it passes through the optocoupler.

Контроль количества тактовых импульсов проводится на счетчиках 56 по модулю три первого 8 и второго 9 кодопреобразователей, а сравнение контрольных кодов производится во втором кодопреобразователе 9 на двухразрядной схеме 54 сравнения. Результат работы схемы 54 сравнения подается на D-вход второго синхронного триггера 28 и стробируется нарастающим фронтом тактового импульса, поданным на вход синхронизации этого триггера. В случае несовпадения контрольных кодов на выходе второго синхронного триггера 28 появляется нулевой сигнал, который поступает на вторые входы третьего элемента И-46 и пятого элемента И-НЕ 43. Импульс с выхода третьего элемента И 46 увеличивает состояние счетчика 30 сбоев на единицу, а с выхода пятого элемента И-НЕ 43 поступает на D-вход третьего синхронного триггера 29 и падающим фронтом следующего тактового импульса записывается в третий синхронный триггер 29, тем самым сформирован импульс сброса. The number of clock pulses is controlled at counters 56 modulo three of the first 8 and second 9 code converters, and the control codes are compared in the second code converter 9 on a two-bit comparison circuit 54. The result of the operation of the comparison circuit 54 is supplied to the D-input of the second synchronous trigger 28 and is gated by the rising edge of the clock pulse supplied to the synchronization input of this trigger. In the case of mismatch of control codes at the output of the second synchronous trigger 28, a zero signal appears, which is fed to the second inputs of the third I-46 element and the fifth AND-NOT 43 element. The pulse from the output of the third AND 46 element increases the state of the counter 30 failures by one, and with the output of the fifth element AND 43 is fed to the D-input of the third synchronous trigger 29 and the falling edge of the next clock pulse is recorded in the third synchronous trigger 29, thereby forming a reset pulse.

Импульс сброса приводит в исходное состояние счетчик 57 тактовых импульсов и счетчик 56 по модулю три, восстановив работоспособность кодопреобразователей 8 и 9, если нарушение правильной работы было вызвано импульсом помехи. The reset pulse resets the counter 57 clock pulses and the counter 56 modulo three, restoring the functionality of code converters 8 and 9, if the violation of the correct operation was caused by an interference pulse.

Аналогично вырабатывается импульс сброса в конце цикла преобразования сигналом переполнения счетчика 57 тактовых импульсов и сигналом сброса, приходящим по шине 13 управления. Оба сигнала устанавливают в единичное состояние первый синхронный триггер 27, инверсный выход которого связан с первым входом пятого элемента И-НЕ 43. Similarly, a reset pulse is generated at the end of the conversion cycle by the overflow signal of the counter 57 clock pulses and the reset signal coming on the control bus 13. Both signals set the first synchronous trigger 27, the inverse output of which is connected to the first input of the fifth AND-NOT 43 element, to a single state.

Длительность импульса сброса составляет один период генератора 18 тактовых импульсов, однако в исходном состоянии (сброшенном) оба кодопреобразователя 8 и 9 находятся два периода. The duration of the reset pulse is one period of the generator 18 clock pulses, however, in the initial state (reset), both the code converter 8 and 9 are two periods.

Второй кодопреобразователь 9 за первые 16 тактов начинает последовательно передавать из первого регистра 19 приема посредством первого коммутатора 23 через третий шинный формирователь 34 на выход сначала инверсный код первого выходного числа, затем прямой. Этот последовательный код через первую оптопару 2 поступает на информационный вход первого кодопреобразователя 8, где преобразуется в параллельный код на регистре 25 сдвига. Импульсом с четвертого выхода блока 55, соответствующим нулевому тактовому импульсу восьмого такта, инверсный код с выхода регистра 25 сдвига записывается в буферный регистр 26. В случае совпадения с прямым кодом того же числа на схеме 53 сравнения прямой код записывается сигналом с пятого выхода блока 55, прошедшим через первую интегрирующую цепь 59 и соответствующим нулевому тактовому импульсу шестнадцатого такта, в первый регистр 21 выдачи. Интегрирующие цепи 59 и 60 задерживают передний фронт импульсов с пятого и шестого выходов блока 55 для исключения попадания этих импульсов на переходные процессы сигнала с выхода схемы 53 сравнения. The second code converter 9 for the first 16 clock cycles begins to transmit sequentially from the first reception register 19 through the first switch 23 through the third bus driver 34 to the output, the inverse code of the first output number, then the direct one. This serial code through the first optocoupler 2 is fed to the information input of the first code converter 8, where it is converted into a parallel code on the shift register 25. The pulse from the fourth output of block 55, corresponding to the zero clock pulse of the eighth cycle, the inverse code from the output of the shift register 25 is written to the buffer register 26. In case of coincidence with the direct code of the same number in the comparison circuit 53, the direct code is recorded by the signal from the fifth output of the block 55, passed through the first integrating circuit 59 and corresponding to the zero clock pulse of the sixteenth cycle, in the first register 21 of the issue. Integrating circuits 59 and 60 delay the leading edge of the pulses from the fifth and sixth outputs of block 55 to prevent these pulses from entering the transients of the signal from the output of the comparison circuit 53.

В случае несовпадения прямого и обратного кодов состояние счетчика 30 сбоев увеличивается на единицу импульсами с выхода интегрирующих целей 59 и 60, прошедшими элемент ИЛИ-НЕ 49 и простробировавшими на элементе ИЛИ 47 выход схемы 53 сравнения. In case of a mismatch between the forward and reverse codes, the state of the counter 30 failures increases by one by pulses from the output of the integrating targets 59 and 60, which passed the OR-NOT 49 element and probed the output of the comparison circuit 53 on the OR 47 element.

В течение всего цикла преобразования сигнал с первого выхода блока 55 разрешает передачу числа, записанного в первый регистр 21 выдачи, через первый восьмиразрядный шинный формирователь 31 на первый вход-выход первого кодопреобразователя 8. During the entire conversion cycle, the signal from the first output of block 55 permits the transmission of the number recorded in the first register 21 of the issue through the first eight-bit bus driver 31 to the first input-output of the first code converter 8.

Одновременно в первом кодопреобразователе 8 за те же 16 тактовых импульсов начинает последовательно передаваться через третий шинный формирователь 34 на выход первое выходное число, записанное в первый регистр 19 приема с первого информационного входа-выхода импульсом сброса, полученным в конце предыдущего цикла преобразования. At the same time, in the first code converter 8, for the same 16 clock pulses, the first output number written to the first reception register 19 from the first information input-output by a reset pulse received at the end of the previous conversion cycle begins to be transmitted sequentially through the third bus driver 34.

Последовательный код с выхода первого кодопреобразователя 8 через первую оптопару 2 поступает на информационный вход второго кодопреобразователя 9, в котором на регистре 25 сдвига преобразуется в параллельный код сначала инверсное число, затем прямое. Инверсное число записывается в буферный регистр 26 сигналом с четвертого выхода блока 55, соответствующим нулевому тактовому импульсу восьмого такта. Сигналом с пятого выхода блока 55, прошедшим первую интегрирующую цепь 59, первое выходное число записывается в первый регистр 21 выдачи импульсом шестнадцатого такта, совпадающим с нулевым тактовым импульсом, в случае, если совпадают на восьмиразрядной схеме 53 сравнения коды, переданные за первые и вторые восемь тактов. Если коды не совпадают, то этим же сигналом, прошедшим через элемент ИЛИ-НЕ 49, элемент ИЛИ 47 и третий элемент И 46, значение счетчика 30 сбоев увеличивается на единицу. The serial code from the output of the first code converter 8 through the first optocoupler 2 is fed to the information input of the second code converter 9, in which the inverse number is first converted to a parallel code on the shift register 25, then the direct one. The inverse number is written into the buffer register 26 by a signal from the fourth output of block 55, corresponding to a zero clock pulse of the eighth cycle. By the signal from the fifth output of block 55, which passed the first integrating circuit 59, the first output number is written to the first register 21 of the output by a sixteenth clock pulse, which coincides with a zero clock pulse, if the codes transmitted for the first and second eight coincide on the eight-bit comparison circuit 53 beats. If the codes do not match, then the same signal that passed through the OR-NOT element 49, the OR element 47 and the third AND element 46, the value of the counter 30 failures increases by one.

В случае высокой интенсивности помех или статического отказа какого-либо элемента модуля ввода-вывода счетчик 30 сбоев переполняется и RS-триггер 58 устанавливается в "1". In the event of a high intensity of interference or a static failure of any element of the I / O module, the failure counter 30 is overflowed and the RS flip-flop 58 is set to "1".

Аналогично за вторые шестнадцать тактов производится передача второго выходного числа, записанного во второй регистр 20 приема второго кодопреобразователя 9, и обратная передача этого же числа и запись его во второй регистр 22 выдачи второго кодопреобразователя 9. Similarly, for the second sixteen clock cycles, the second output number recorded in the second reception register 20 of the second code converter 9 is transmitted, and the same number is transferred back and written to the second register 22 of the second code converter 9.

ЭВМ системы управления объектом может считать состояние первого 21 и второго 22 регистров выдачи и сравнить их с записанными в первый 19 и второй 20 регистры приема первым и вторым выходными числами. The computer of the object control system can read the state of the first 21 and second 22 output registers and compare them with the first and second output numbers recorded in the first 19 and second 20 reception registers.

Через второй выход дешифратора 16 чтения ЭВМ может опросить состояние RS-триггера 58. Through the second output of the decoder 16 reading the computer can interrogate the state of the RS-trigger 58.

Запись первого и второго выходных чисел ЭВМ может произвести в середине цикла работы кодопреобразователей 8 и 9, что ведет к несовпадению прямого и инверсного кодов последовательно передаваемых чисел в первый кодопреобразователь 8, где восьмиразрядная схема 53 сравнения запрещает их запись в первый 21 или второй 22 регистр выдачи. В следующем цикле преобразования коды совпадают, и новое выходное число записывается в регистр 21 или 22 выдачи первого кодопреобразователя 8. The first and second output numbers of the computer can be written in the middle of the cycle of code converters 8 and 9, which leads to a mismatch between the direct and inverse codes of sequentially transmitted numbers in the first code converter 8, where an eight-bit comparison circuit 53 prohibits their recording in the first 21 or second 22 output register . In the next conversion cycle, the codes coincide, and the new output number is written into the register 21 or 22 of the first code converter 8.

При работе в качестве модуля ввода из первого кодопреобразователя 8 ведется, как уже указывалось, передача только входных чисел с первого и второго информационных входов-выходов, выходные числа не передаются, и шинные преобразователи 31 и 32 в первом кодопреобразователе 8 закрыты. When operating as an input module from the first code converter 8, only the input numbers from the first and second information inputs / outputs are transmitted, the output numbers are not transmitted, and the bus converters 31 and 32 in the first code converter 8 are closed.

При работе в качестве модуля ввода-вывода за первые шестнадцать тактов передается выходное число из первого регистра 19 приема второго кодопреобразователя 9 на первый регистр 21 выдачи и далее на первый информационный вход-выход первого кодопреобразователя 8 и обратная передача в первый регистр 21 выдачи второго кодопреобразователя 9. За вторые шестнадцать тактов передается входное число с второго информационного входа-выхода первого кодопреобразователя 8 во второй регистр 22 выдачи второго кодопреобразователя 9. When operating as an input / output module for the first sixteen clock cycles, the output number from the first reception register 19 of the second code converter 9 is transmitted to the first output register 21 and then to the first information input-output of the first code converter 8 and the reverse transmission to the first register 21 of the second code converter 9 For the second sixteen clock cycles, the input number from the second information input-output of the first code converter 8 is transmitted to the second register 22 for issuing the second code converter 9.

Claims

INFORMATION I / O DEVICE FOR DIGITAL CONTROL SYSTEM, containing the first and second code converters, the first, second, third, fourth, fifth, fifth and sixth optocoupler isolation blocks, the voltage converter, the first and second switching elements, the first and second information inputs the outputs of the first code converter are the first and second information inputs and outputs of the device for connecting to the control object, the output of the power voltage converter is connected to the third and even vertically, and through the first and second switching elements, respectively, with the first and second control inputs of the first code converter, the information output of the first code converter through the first optocoupler is connected to the information input of the second code converter, the information output of which through the second optocoupler is connected to the information input of the first code converter, and the first, second and third control inputs of the second code converter and the input of the supply voltage converter are connected to the power supply bus devices, the fourth, fifth, sixth, seventh and eighth control inputs of the second code converter are respectively the inputs of the sample, read, write, initial setup and address inputs of the device for connecting the computer, the first and second information inputs-outputs of the second code converter are the third information inputs the outputs of the device for connecting a computer, and each code converter contains the first and second decoders, a pulse generator, a pulse counter, a control and synchronization unit, the first and the second switches, the first and second reception registers, the first and second output registers, the shift register, the first, second, third and fourth bus drivers, the first, second, third and fourth elements AND NOT, the first and second elements NOT, the first and second inputs control and synchronization units are the first and second control inputs of the code converter, the sampling inputs of the first and second decoders are the fourth control input of the code converter, the information inputs of the first and second decoders are eight m the control input of the code converter, the gate inputs of the first and second decoders are the fifth and sixth control inputs of the code converter, the first output of the first decoder is connected to the first input of the first element AND NOT, the second input of which is connected to the first output of the control and synchronization unit, and the output with the control input of the first bus driver, the outputs of which are connected to the information inputs of the first reception register and are the first information inputs-outputs of the transform code reader, the inverse and direct outputs of the first reception register are connected to the information inputs of the first switch, the output of which is connected to the information input of the third bus driver, the control input of which is connected to the output of the first element NOT, and the output is connected to the output of the fourth bus driver and is the information output of the converter codes, the third output of the first decoder is connected to the first input of the second element AND NOT, the second input of which is connected to the second output of the control unit and sync lowering, and the output with the control input of the second bus driver, the outputs of which are connected to the information inputs of the second reception register and are the second information inputs and outputs of the code converter, the inverse and direct outputs of the second reception register are connected to the information inputs of the second switch, the output of which is connected to the information input the fourth bus driver, the information output of the pulse counter is connected to the control input of the fourth bus driver, the input of the first element that NOT and the third input of the control and synchronization unit, the first output of the second decoder is connected to the first input of the third element AND NOT, the output of which is connected to the recording input of the first reception register, the third output of the second decoder is connected to the first input of the fourth element AND NOT, the output of which is connected to the input of the second reception register record, the information input of the shift register is the information input of the code converter, the output of the shift register is connected to the information inputs of the first and second output registers, the output the odes of which are connected to the information inputs of the first and second bus drivers, the information outputs of the pulse counter group are connected to the inputs of the control and synchronization unit group and the address inputs of the first and second switches, characterized in that the third input-output of the second code converter is connected to the third optocoupler the third input-output of the first code converter, the fourth and fifth inputs and outputs of the first code converter through the fourth and fifth optocouplers are connected respectively о with the fourth and fifth inputs-outputs of the second code converter, the sixth input-output of which is connected via the sixth optocoupler to the sixth input-output of the first code converter, and a buffer register, first, second and third synchronous triggers, RS-trigger are entered into each code converter , the first and second OR elements, the third element NOT, the first and second comparison elements, modulo three counter, the failure counter, the fifth element AND NOT, the first and second integrating chains, the OR element - NOT, the first, second and third elements AND, the fifth sixth the second and eighth bus formers, the installation input in "1" of the first synchronous trigger is the seventh control input of the code converter, the synchronization input of the first synchronous trigger is connected to the pulse counter overflow output, the output of the first synchronous trigger is connected to the first input of the fifth element AND NOT, the second input which and the first input of the third element And are connected to the output of the second synchronous trigger, the D-input of which is connected to the output of the second comparison element, the output of the pulse generator is connected with the information input of the fifth bus driver, the output of which is connected to the counting input of the pulse counter, the fourth input of the control and synchronization unit, the input of the second element NOT, the input of the shift register synchronization, the counting input of the counter modulo three, the synchronization input of the second counting trigger and is the third input the output of the code converter, the output of the second element is NOT connected to the synchronization input of the third synchronous trigger, the D-input of which is connected to the output of the fifth element AND NOT, and the output is connected with the information input of the sixth bus driver and the first input of the second OR element, the second input of which is connected to the output of the third element NOT and the control input of the seventh bus driver, the output of the second OR element is connected to the second inputs of the third and fourth elements AND NOT, the fifth and sixth outputs of the control unit and synchronization are connected respectively to the inputs of the first and second integrating chains, the output of the first integrating chain is connected to the first inputs of the first AND element and the OR element NOT, the output of the second an integrating chain is connected to the first input of the second AND element and the second input of the OR element NOT, the output of which is connected to the first input of the first OR element, the output of which is connected to the second input of the third AND element, the output of which is connected to the summing input of the failure counter, the overflow output of which is connected to the input of the installation in "1" of the RS-flip-flop, the third output of the control and synchronization unit is connected to the control inputs of the fifth and sixth bus drivers and the input of the third element is NOT, the second output of the second soybean decoder inen with the inputs of setting to “0” the fault counter and RS-trigger, the output of which is connected to the information input of the eighth bus driver, the control input of which is connected to the second output of the first decoder, the output of the eighth bus driver is connected to the information input of the first reception register, the shift register output connected to the first input of the first comparison element and the information input of the buffer register, the recording input of which is connected to the fourth output of the control and synchronization unit, and the output to the second input the second comparison element, the output of which is connected to the second inputs of the first OR element, the first and second elements AND, the outputs of the first and second elements And are connected to the recording inputs of the first and second output registers, respectively, the output of the sixth bus driver is connected to the inputs of the installation in "0" counter pulses, the first synchronous trigger and the counter modulo three and is the sixth input-output of the code converter, the D-input of the first synchronous trigger is the third control input of the code converter, the outputs are the count modulo three are connected to the first inputs of the second comparison element and the information inputs of the seventh bus driver, the outputs of which are connected to the second inputs of the second comparison element and are the fourth and fifth inputs and outputs of the code converter, the fourth output of the control and synchronization unit is connected to the input of the buffer register record .