RU2025049C1

RU2025049C1 - Device for decoding of group codes

Info

Publication number: RU2025049C1
Authority: RU
Inventors: П.Ф. Бестемьянов; А.В. Вековищев; В.М. Лисенков; Г.С. Лодыгин; Д.В. Шалягин
Original assignee: Московский государственный университет путей сообщения
Priority date: 1990-06-07
Filing date: 1990-06-07
Publication date: 1994-12-15

Abstract

FIELD: transmission of discrete information. SUBSTANCE: device for decoding of group codes includes shift register 1, storage 4, recalculator 5, register 7, first 10 and second 11 comparators, first 12 and second 13 NAND gates, first 15 and second 16 D flip-flops, inverter 17, first 18 and second 19 buffer registers, selector 21 of cycle synchronization. Recalculator 5 has first and second four-digit binary counters and AND gate. Selector 21 of cycle synchronization includes D flip-flop, four-digit binary counter, four-input NAND gate, current-setting element and inverter. EFFECT: increased informativity of device due to simultaneous decoding by two channels. 3 cl, 3 dwg, 1 tbl

Description

Изобретение относится к устройствам передачи дискретной информации и может быть использовано в системах автоматической локомотивной сигнализации, автоблокировки и других устройствах железнодорожной автоматики и телемеханики. The invention relates to a device for transmitting discrete information and can be used in systems of automatic locomotive signaling, auto-blocking and other devices of railway automation and telemechanics.

Известно устройство декодирования, являющееся наиболее близким к предложенному и содержащее сдвиговый регистр, генератор импульсов, запоминающий блок, элемент ИЛИ, дополнительный источник импульсов. A decoding device is known which is closest to the proposed one and contains a shift register, a pulse generator, a storage unit, an OR element, an additional source of pulses.

Недостатком этого устройства является низкая информативность, так как декодирование осуществляется только по одному каналу. The disadvantage of this device is the low information content, since decoding is carried out only on one channel.

Цель изобретения - повышение информативности устройства за счет одновременного декодирования по двум каналам. The purpose of the invention is to increase the information content of the device due to the simultaneous decoding of two channels.

На фиг.1 приведена блок-схема устройства; на фиг.2 - пример выполнения селектора сигнала цикловой синхронизации; на фиг.3 - пример выполнения пересчетного блока. Figure 1 shows a block diagram of a device; figure 2 is an example implementation of the signal selector cyclic synchronization; figure 3 is an example of the implementation of the recalculation unit.

Устройство содержит (фиг.1) первый регистр сдвига 1, тактовый вход 2, первый информационный вход 3, блок 4 памяти, пересчетный блок 5, синхровход 6, второй регистр сдвига 7, второй информационный вход 8, вход 9 установки в начальное состояние, блоки 10, 11 сравнения, элементы И-НЕ 12, 13, шину 14 нулевого потенциала D-триггеры 15, 16, инвертор 17, буферные регистры 18, 19, положительную шину питания 20, селектор 21 сигнала цикловой синхронизации. The device comprises (Fig. 1) a first shift register 1, a clock input 2, a first information input 3, a memory block 4, a conversion unit 5, a sync input 6, a second shift register 7, a second information input 8, an initialization input 9, blocks 10, 11 comparison, NAND elements 12, 13, bus 14 of zero potential D-flip-flops 15, 16, inverter 17, buffer registers 18, 19, positive power bus 20, selector 21 of the clock signal.

Селектор 21 сигнала цикловой синхронизации (фиг.2) содержит D-триггер 22, четырехразрядный двоичный счетчик 23, четырехвходовой элемент 24 И-НЕ, токозадающий элемент (резистор) 25 и инвертор 26. The selector 21 of the cyclic synchronization signal (figure 2) contains a D-trigger 22, a four-bit binary counter 23, a four-input element 24 AND-NOT, a current-sensing element (resistor) 25 and an inverter 26.

Пересчетный блок 5 (фиг.3) содержит второй четырехразрядный двоичный счетчик 27, элемент 28 И, первый счетчик 29. The counting unit 5 (figure 3) contains a second four-digit binary counter 27, element 28 And, the first counter 29.

Устройство работает следующим образом. The device operates as follows.

На тактовый вход 2 регистра 1 поступает сигнал частотой Fm, период этого сигнала равен длительности элементарного бита, последовательности которых поступают на входы 3 и 8 регистров 1 и 7. Допустим, что на входы 3 и 8 поступают восьмиразрядные кодовые комбинации группового кода (в частности, кода Бауэра или кода Эмминга), содержащие четыре информационных разряда и четыре проверочных разряда. Задний фронт тактового импульса по времени приходится на середину элементарного бита. Кодовые комбинации синхронизированы на передающей стороне друг относительно друга, поэтому начало и конец кодовых комбинаций по двум подканалам 3 и 8 совпадают. Предполагается, что кодовые комбинации, поступающие на вход 8, имеют приоритет перед кодовыми комбинациями, поступающими на вход 3, т.е. производить декодирование по входу 3 разрешается только в случае правильного декодирования по входу 8. Устройство предназначено для использования в системах с циклической передачей постоянной информации, смена которой происходит не чаще, чем через временной интервал в пять-десять временных интервалов передачи одной кодовой комбинации, а также от разных передатчиков, переключение которых носит случайный характер, в частности, например, данное устройство может быть использовано в каналах передачи информации системы автоматической локомотивной сигнализации. A clock of frequency Fm arrives at clock input 2 of register 1, the period of this signal is equal to the duration of the elementary bit, the sequences of which are fed to inputs 3 and 8 of registers 1 and 7. Suppose that eight-bit code combinations of a group code are received at inputs 3 and 8 (in particular, Bauer code or Emming code) containing four information bits and four check bits. The trailing edge of the clock pulse is in the middle of the elementary bit. The code combinations are synchronized on the transmitting side relative to each other, so the beginning and end of the code combinations on the two subchannels 3 and 8 are the same. It is assumed that the code combinations received at input 8 take precedence over the code combinations received at input 3, i.e. decoding at input 3 is allowed only if the decoding at input 8 is correct. The device is intended for use in systems with cyclic transmission of constant information, the change of which occurs no more than after a time interval of five to ten time intervals of transmission of one code combination, as well as from different transmitters, the switching of which is random, in particular, for example, this device can be used in information transfer channels of the automatic loco system otivnoy alarm.

Во-первых, рассмотрим ситуацию, когда передается постоянная информация от одного передатчика. Тогда в худшем случае за восемь тактов (относительно заднего фронта) сигнала Fm, поступающего на вход 2 на выходах регистров 1 и 7, будут установлены в параллельном коде принятые кодовые комбинации. При четырех информационнных разрядах возможно шестнадцать разрешенных кодовых комбинаций, которые хранятся в запоминающем блоке 4. Счетчик 5 тактируется частотой 1024*Fm, что обеспечивает за время сдвига одного бита информации в регистрах 1 и 7 четырехкратной перебор всех разрешенных кодовых комбинаций из запоминающего блока 4. Принятые кодовые комбинации с выходов регистров 1 и 7 поступают на первый 10 и второй 11 блоки сравнения, где непрерывно сравниваются с набором разрешенных кодовых комбинаций, поступающих в параллельном коде с выходов запоминающего блока 4 на вторые входы первого 10 и второго 11 блоков сравнения. В момент совпадения принятой кодовой комбинации с одной из разрешенных на выходе блока сравнения появляется единичный импульс. При этом информация, поступающая на вход 8, имеет высший приоритет по сравнению с информацией на входе 3, поэтому сигнал совпадения с выхода блока 10 на выход элемента И-НЕ 12 поступит только в том случае, когда был сформирован сигнал совпадения с выхода блока 11 с помощью элемента И-НЕ 13, D-триггера 16 и блока выделения сигнала цикловой синхронизации 21. Так как по двум подканалам информация в общем случае различна, то моменты совпадения разрешенных кодовых комбинаций по разным подканалам не совпадают, поэтому для запоминания факта совпадения в устройство введены триггеры 15 и 16, S-входы которых подключены к выходам элементов И-НЕ 12, 13. Нулевым сигналом на выходе элемента И-НЕ 12 триггер 16 устанавливается в единичное состояние, в котором он будет находиться до момента прихода очередного фронта тактового импульса Fm, поступающего на С-вход триггера 16 и записывающего в него нуль с D-входа, подключенного к общей шине. За время нахождения триггера 16 в единичном состоянии происходит сравнение кодовой комбинации, принятой по первому подканалу 2, с разрешенной кодовой комбинацией, и в триггер 15 будет записана логическая единица. Момент появления логической единицы на выходе триггера 15 соответствует правильной принятой информации, поэтому этот сигнал записывает в буферные регистры 18 и 19 информационные разряды соответствующих кодовых комбинаций (в рассматриваемом случае четыре разряда; в общем случае, если дальнейшая обработка ведется в избыточном кодировании, то в регистры записываются кодовые комбинации с информационными и проверочными разрядами). Для того, чтобы исключить появление ложных импульсов сравнения на выходах элементов И-НЕ 12, 13, вызванных логическими состязаниями в блоках 10, 11, 4, на входы элементов И-НЕ 12, 13 подается стробирующий сигнал единичного уровня с выхода 14 (STB) блока 5, причем фронты этого сигнала не совпадают с моментами изменения сигналов на входах 5.1-5.4 блока 5. Вход 9 устройства декодирования предназначен для установки в начальное состояние всех блоков устройства. Единичный импульс на этом входе устанавливает блоки 1, 5, 7, 15 и 16 в нулевое состояние, блок 21 - в единичное состояние. При этом блоки 15, 16 и 21 устанавливаются сигналы нулевого уровня с выхода инвертора 17. First, consider a situation where constant information is transmitted from a single transmitter. Then, in the worst case, for eight clock cycles (relative to the trailing edge) of the signal Fm arriving at input 2 at the outputs of registers 1 and 7, the received code combinations will be installed in the parallel code. With four information bits, sixteen permitted code combinations are possible, which are stored in memory unit 4. Counter 5 is clocked at a frequency of 1024 * Fm, which provides for a four-time search of one bit of information in registers 1 and 7 of all allowed code combinations from memory unit 4. Accepted code combinations from the outputs of registers 1 and 7 are sent to the first 10 and second 11 comparison blocks, where they are continuously compared with the set of allowed code combinations received in parallel code from the outputs of that remember unit 4 to the second inputs of the first 10 and second 11 block matching. At the moment of coincidence of the received code combination with one of the ones allowed at the output of the comparison unit, a single impulse appears. In this case, the information received at input 8 has a higher priority than the information at input 3, therefore, the coincidence signal from the output of block 10 to the output of the AND-NOT 12 element only arrives when a coincidence signal was generated from the output of block 11 s using the AND-13 element, the D-flip-flop 16, and the cyclic synchronization signal isolation block 21. Since the information is different for two subchannels, the moments of coincidence of the allowed code combinations for different subchannels do not coincide, therefore, to remember the fact of coincidence in triggers 15 and 16 are introduced, the S-inputs of which are connected to the outputs of the AND-NOT 12, 13 elements. The zero signal at the output of the AND-NOT 12 element sets trigger 16 to a single state in which it will remain until the next clock edge arrives Fm, arriving at the C-input of the trigger 16 and writing to it zero from the D-input connected to the common bus. While the trigger 16 is in a single state, the code combination received on the first subchannel 2 is compared with the allowed code combination, and a logical unit will be written to trigger 15. The moment of appearance of a logical unit at the output of trigger 15 corresponds to the correctly received information, therefore this signal writes information bits of the corresponding code combinations to buffer registers 18 and 19 (in this case, four bits; in the general case, if further processing is carried out in redundant coding, then into the registers code combinations with information and check digits are recorded). In order to exclude the appearance of false comparison pulses at the outputs of AND-NOT 12, 13 elements caused by logical contests in blocks 10, 11, 4, a single-level gate signal from output 14 (STB) is supplied to the inputs of AND-NOT 12, 13 elements block 5, and the edges of this signal do not coincide with the moments of the change of signals at the inputs 5.1-5.4 of block 5. Input 9 of the decoding device is designed to set all the blocks of the device to the initial state. A single pulse at this input sets blocks 1, 5, 7, 15, and 16 to the zero state, block 21 to the single state. In this case, the blocks 15, 16 and 21 are set to zero level signals from the output of the inverter 17.

Пересчетный блок 5 (фиг.3) делит частоту 1024*Fm с помощью двух четырехразрядных двоичных счетчиков 29 и 27. Сигналы с двух старших разрядов счетчика 29 подаются на входы элемента И 28, выход которого 14 является стробирующим выходом блока 5. The counting unit 5 (figure 3) divides the frequency 1024 * Fm using two four-digit binary counters 29 and 27. The signals from the two high-order bits of the counter 29 are fed to the inputs of the element And 28, the output of which 14 is the gate output of block 5.

Блок выделения сигнала цикловой синхронизации 21 (фиг.2) предназначен для формирования сигнала разрешения выдачи сигнала сравнения кодовых комбинаций на выходе элемента И-НЕ 13. The block selection signal cyclic synchronization 21 (figure 2) is designed to generate a permission signal for issuing a signal for comparing code combinations at the output of the AND-NOT 13 element.

Данный блок работает следующим образом. This block works as follows.

При поступлении сигнала начальной установки нулевого уровня в двоичный четырехразрядный счетчик 23 записывается единица во все разряды, на выходе элемента И-НЕ 24 формируется нулевой сигнал, который устанавливает триггер 29 в нулевое состояние и запрещает прохождение тактовых импульсов Fm с выхода блока на С-вход счетчика 23. На выходе инвертора 26 формируется единичный сигнал, который разрешает поступление сигнала сравнения с выхода блока 11 на S-вход триггера 16 через элемент И-НЕ 13. Как только сигнал сравнения установит триггер 16 в единичное состояние, счетчик 23 устанавливается в нулевое состояние, в результате чего на выходе элемента И-НЕ 24 формируется единичный сигнал, который разрешает прохождение тактовых импульсов Fm на С-вход двоичного счетчика 23. На выходе инвертора 26 формируется сигнал логического нуля, который запрещает формирование сигнала сравнения кодовых комбинаций, поступающих на вход 8 устройства. Сигнал разрешения на выходе блока 21 появится только через шестнадцать тактовых импульсов Fm. Это сделано для того, чтобы исключить ложный прием кодовой комбинации, полученной при смене информации в канале связи, когда часть разрядов кодовой комбинации относится к старой информации, а часть разрядов - к новой информации. Например, передавалась кодовая комбинация кода Бауэра 00011111, которая изменилась на кодовую комбинацию 11100000. Последняя в дальнейшем циклически повторяется не менее пяти раз. Из-за поразрядного сдвига информации в регистре 7 импульс сравнения формируется на выходе блока 11 на четвертом бите новой кодовой комбинации, который соответствует ложной кодовой комбинации 11111110, а еще через три - бита формируется истинный импульс сравнения, соответствующий кодовой комбинации 11100000. Upon receipt of the initial zero-level setting signal, a one-bit counter is recorded in the binary four-digit counter 23, a zero signal is generated at the output of the AND-NOT 24 element, which sets the trigger 29 to zero and prohibits the passage of clock pulses Fm from the block output to the counter C-input 23. At the output of inverter 26, a single signal is generated, which allows the comparison signal from the output of block 11 to the S-input of trigger 16 through the AND-NOT 13 element. As soon as the comparison signal sets trigger 16 to unity with state, counter 23 is set to zero, as a result of which a single signal is generated at the output of the AND-NOT 24 element, which allows the passage of clock pulses Fm to the C-input of the binary counter 23. A logic zero signal is generated at the output of the inverter 26, which prevents signal generation comparing code combinations received at input 8 of the device. The enable signal at the output of block 21 will appear only after sixteen clock pulses Fm. This is done in order to exclude the false reception of the code combination obtained when changing the information in the communication channel, when some of the bits of the code combination belong to old information, and some of the bits to new information. For example, a Bauer code combination 00011111 was transmitted, which changed to a code combination 11100000. The latter is subsequently cyclically repeated at least five times. Due to the bitwise shift of information in register 7, a comparison pulse is generated at the output of block 11 on the fourth bit of the new code combination, which corresponds to a false code combination 11111110, and after another three bits, a true comparison pulse is generated corresponding to the code combination 11100000.

Исходя из этого можно было формировать сигнал разрешения на выходе блока 21 через восемь тактовых импульсов. Однако возможна ситуация при случайной смене, например, кодовой комбинации 01001010 на 00101100 на пятом бите, тогда на девятом тактовом импульсе появляется ложный импульс сравнения, соответствующий кодовой комбинации 10011000, которая в данное время не передается. В общем случае в такой ситуации ложный импульс сравнения может появиться через число тактов от 8 до 15 после получения предыдущего импульса сравнения. Based on this, it was possible to generate a resolution signal at the output of block 21 through eight clock pulses. However, a situation is possible in case of a random change, for example, of the code combination 01001010 to 00101100 on the fifth bit, then a false comparison pulse appears on the ninth clock pulse, corresponding to the code combination 10011000, which is not currently being transmitted. In the general case, in such a situation, a false comparison pulse may appear in a number of clock cycles from 8 to 15 after receiving the previous comparison pulse.

Таким образом, блок 21 позволяет исключить ложный прием, не передаваемых в данный момент разрешенных кодовых комбинаций. Thus, block 21 makes it possible to exclude false reception of currently not allowed allowed code combinations.

Блок 4 может быть выполнен в виде комбинационной схемы, построенной на основе следующих соотношений (для кода Бауэра):
Y7=A3; Y6=A2; Y5=A1; Y4=A0;
Y3=A1+A2+A3;
Y2=A0+A2+A3;
Y1=A0+A1+A3;
Y0=A0+A1+A2,
при этом для реализации этих логических выражений потребуется два корпуса микросхем типа К555ЛП5, содержащих в своем составе двухвходовые элементы Исключающее ИЛИ, и один инвертор, например, микросхема К555ЛН1.Block 4 can be made in the form of a combinational circuit constructed on the basis of the following relations (for the Bauer code):
Y7 = A3; Y6 = A2; Y5 = A1; Y4 = A0;
Y3 = A1 + A2 + A3;
Y2 = A0 + A2 + A3;
Y1 = A0 + A1 + A3;
Y0 = A0 + A1 + A2,
at the same time, to implement these logical expressions, two packages of K555LP5 type microcircuits containing two-input Exclusive OR elements and one inverter, for example, K555LN1 microcircuit, will be required.

Claims

1. DEVICE FOR DECODING GROUP CODES, containing a first shift register, information and clock inputs of which are respectively the first information and clock inputs of the device, and a memory unit, characterized in that, in order to increase the information content of the device, a second shift register, recounted block, comparison blocks, cyclic synchronization signal selector, D-flip-flops, buffer registers, AND elements - NOT, inverter, positive power bus and zero potential bus, the first outputs of the conversion block and connected to the corresponding address inputs of the memory block, the information outputs of which are connected to the first information inputs of the first and second comparison blocks and the information inputs of the first and second buffer registers, the outputs of which are the device outputs, the outputs of the first and second shift registers are connected to the corresponding second information inputs, respectively the first and second comparison units, the outputs of which are connected to the first inputs of the first and second elements, respectively, AND - NOT outputs which are connected to the S-inputs of the first and second D-flip-flops respectively, the D-inputs of which are connected to the zero potential bus, the inverter output is connected to the setup input in “1” of the cyclic synchronization signal selector and the R-inputs of the first and second D-flip-flops, output the first D-trigger is connected to the synchronization input of the first buffer register, the output of the second D-trigger is connected to the second input of the first AND element - NOT and to the input of the initial setting of the cycle synchronization pulse selector, the output of which is connected to the second input of the second of the AND element is NOT, the third inputs of the AND elements are NOT and the clock input of the cycle information pulse selector are combined and connected to the second output of the conversion unit, the information input of the cycle synchronization signal selector, the C inputs of the D triggers and the clock input of the second shift register are connected to the clock input of the device , the power input of the cyclic synchronization signal selector is connected to the positive power bus, the inverter input and the inputs of the initial installation of the conversion unit and shift registers are the input of the initial installation of the trinity, the information input of the second shift register and the synchronization input of the conversion block are respectively the second information input and the synchronization input of the device.

2. The device according to claim 1, characterized in that the counting unit is made on the counters and the element And, the outputs of the last and penultimate bits of the first counter are connected respectively to the synchronization input of the second counter and the first input of the element And and the second input of the element And, the synchronization input of the first counter and the installation inputs to the initial state of the first and second counters are respectively the synchronization input and the input of the initial installation of the unit, the outputs of the second counter and the output of the AND element are respectively the first and the second block outputs.

3. The device according to claim 1, characterized in that the cyclic synchronization signal selector is made on a D-trigger, counter, AND-NOT element, an inverter and a current-setting element, the output of which is connected to the S-input of the D-trigger and the input of the counter information parallel loading whose discharge outputs are connected to the corresponding inputs of AND - NOT elements, the output of which is connected to the R-input of the D-trigger and the inverter input, the output of which is the output of the selector, the output of the D-trigger is connected to the counter clock input, the boot enable input and the installation input in the initial state of which are respectively the input of the installation to state "1" and the input of the initial installation of the selector, the input of the current-sensing element and the C- and D-inputs D of the trigger are respectively the power input, the sync input and the information input of the selector.