RU2040855C1

RU2040855C1 - Binary counter

Info

Publication number: RU2040855C1
Authority: RU
Inventors: А.Н. Еремин; Г.И. Шишкин
Original assignee: Всероссийский научно-исследовательский институт экспериментальной физики
Priority date: 1990-10-05
Filing date: 1990-10-05
Publication date: 1995-07-25

Abstract

FIELD: pulse devices. SUBSTANCE: device has NOT gate, integrating RC-circuit, which has resistor and capacitor, two NOR gates, XOR gate, parity control circuit having six inputs, odd parity control circuit having four inputs, two AND gates, wire for test results analysis, wire for input pulses. Each bit element has flip-flop, two AND gates, first and second XOR gates, integrating RC-circuit having resistor and capacitor. flip-flop in each bit element is made as clock-controlled D-flip-flop. EFFECT: testing of noise-proof counter. 2 dwg

Description

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и системах управления. The invention relates to a pulse technique and can be used in computing devices and control systems.

Целью изобретения является обеспечение полноты контроля счетчика импульсов. The aim of the invention is to ensure complete control of the pulse counter.

На фиг. 1 приведена схема двоичного счетчика (трехразрядного); на фиг. 2 временные диаграммы работы счетчика. In FIG. 1 shows a diagram of a binary counter (three-digit); in FIG. 2 timing diagrams of the counter.

Двоичный счетчик содержит элемент НЕ 1, интегрирующую RC-цепь, состоящую из резистора 2 и конденсатора 3, первый 4 и второй 5 элементы ИЛИ-НЕ, элемент Исключающее ИЛИ 6, шестивходовую схему 7 четности, четырехвходовую схему 8 нечетности, элемент И 9 и дополнительный элемент И 10, шину 11 анализа результатов контроля, шину 12 входных импульсов и в каждом разряде триггер 13-1 (13-2, 13-3), первый 14-1 (14-2, 14-3) и второй 17-1 (17-2, 17-3) элементы И, первый 15-1 (15-2, 15-3) и второй 16-1 (16-2, 16-3) элементы Исключающее ИЛИ и интегрирующую RC-цепь, состоящую из резистора 18-1 (18-2, 18-3) и конденсатора 19-1 (19-2, 19-3). Триггеры 13-1, 13-2, 13-3 выполнены каждый в виде тактируемого D-триггера. The binary counter contains an element HE 1 integrating an RC circuit consisting of a resistor 2 and a capacitor 3, the first 4 and second 5 elements OR NOT, an exclusive OR 6 element, a six-input parity circuit 7, a four-input oddity circuit 8, an AND 9 element and an additional element And 10, bus 11 analysis of the results of control, bus 12 input pulses and in each category trigger 13-1 (13-2, 13-3), the first 14-1 (14-2, 14-3) and the second 17-1 (17-2, 17-3) AND elements, the first 15-1 (15-2, 15-3) and the second 16-1 (16-2, 16-3) XOR elements and an integrating RC circuit, consisting of resistor 18-1 (18-2, 18-3) and condensation torus 19-1 (19-2, 19-3). Triggers 13-1, 13-2, 13-3 are each made in the form of a clocked D-trigger.

В каждом разряде счетчика первый и второй входы элемента И 14-1 (14-2, 14-3) соединены соответственно с прямым выходом и тактовым входом триггера 13-1 (13-2, 13-3), прямой выход которого подключен к первому входу элемента Исключающее ИЛИ 15-1 (15-2,15-3), второй вход которого объединен с тактовым входом триггера 13-1 (13-2, 13-3) и с соответствующим входом схемы 7 четности, а выход подключен к одному из входов второго элемента Исключающее ИЛИ 16-1 (16-2, 16-3) и к первому выводы резистора 18-1 (18-2, 18-3), второй вывод которого соединен с D-входом триггера 13-1 (13-2, 13-3), другим входом элемента Исключающее ИЛИ 16-1 (16-2, 16-3) и с первым выводом конденсатора 19-1 (19-2, 19-3), второй вывод которого подключен к общей шине. Выход элемента Исключающее ИЛИ 16-1 (16-2, 16-3) подключен к соответствующему входу схемы 7 четности и к одному из входов элемента И 17-1 (17-2, 17-3), другой вход которого соединен с инверсным выходом триггера 13-1 (13-2, 13-3), а выход подключен к соответствующему входу схемы 8 нечетности. Четвертый вход схемы 8 нечетности подключен к выходу элемента И 14-3, а выход соединен с первым входом элемента И 9. Входная шина 12 подключена к входу элемента НЕ 1 и к первому выводу резистора 2, второй вывод которого соединен с первым выводом конденсатора 3, второй вывод которого подключен к общей шине. Выход элемента НЕ 1 и второй вывод резистора 2 соединены соответственно с первым и вторым входами элемента ИЛИ-НЕ 4, первый вход и выход которого подключены соответственно к первому и второму входам элемента Исключающее ИЛИ 6, выход и второй вход которого соединены соответственно с первым входом элемента И 10 и вторым входом элемента И 9, выход которого соединен с первым входом элемента ИЛИ-НЕ 5, выход которого подключен к шине 11 анализа результатов контроля, а второй вход соединен с выходом элемента И 10, второй вход которого соединен с выходом схемы 7 четности. Выходы элементов И 14-1, 14-2 соединены со вторыми входами соответственно элементов И 14-2, 14-3. Тактовый вход триггера 13-1 подключен к входной шине 12. In each category of the counter, the first and second inputs of the element And 14-1 (14-2, 14-3) are connected respectively to the direct output and clock input of the trigger 13-1 (13-2, 13-3), the direct output of which is connected to the first the input of the element Exclusive OR 15-1 (15-2,15-3), the second input of which is combined with the clock input of the trigger 13-1 (13-2, 13-3) and with the corresponding input of the parity circuit 7, and the output is connected to one from the inputs of the second element Exclusive OR 16-1 (16-2, 16-3) and to the first terminals of the resistor 18-1 (18-2, 18-3), the second terminal of which is connected to the D-input of trigger 13-1 (13 -2, 13-3), another input elem Exclusive OR 16-1 (16-2, 16-3) and with the first output of the capacitor 19-1 (19-2, 19-3), the second output of which is connected to the common bus. The output of the Exclusive OR element 16-1 (16-2, 16-3) is connected to the corresponding input of the parity circuit 7 and to one of the inputs of the element And 17-1 (17-2, 17-3), the other input of which is connected to the inverse output trigger 13-1 (13-2, 13-3), and the output is connected to the corresponding input of the oddity circuit 8. The fourth input of the oddness circuit 8 is connected to the output of the AND element 14-3, and the output is connected to the first input of the AND element 9. The input bus 12 is connected to the input of the element NOT 1 and to the first output of the resistor 2, the second output of which is connected to the first output of the capacitor 3, the second terminal of which is connected to a common bus. The output of the element NOT 1 and the second output of the resistor 2 are connected respectively to the first and second inputs of the OR-NOT 4 element, the first input and output of which are connected respectively to the first and second inputs of the exclusive OR 6 element, the output and second input of which are connected respectively to the first input of the element And 10 and the second input of the element And 9, the output of which is connected to the first input of the element OR NOT 5, the output of which is connected to the bus 11 of the analysis of the results of the control, and the second input is connected to the output of the element And 10, the second input of which is connected to the output Hema 7 parity. The outputs of the elements And 14-1, 14-2 are connected to the second inputs of the elements And 14-2, 14-3, respectively. The clock input of the trigger 13-1 is connected to the input bus 12.

Постоянная времени RC-цепей в составе триггерных устройств (элементы 13, 15, 18, 19) счетчика выбирается, исходя из необходимой помехоустойчивости. Чем больше постоянная времени, тем большей длительности помеха допускается на шине 12 входных импульсов счетчика. Постоянная времени RC-цепи резистора 2 и конденсатора 3 должна быть меньше постоянной времени любой из RC-цепей в разрядах счетчика. The time constant of the RC circuits in the trigger devices (elements 13, 15, 18, 19) of the counter is selected based on the necessary noise immunity. The greater the time constant, the greater the duration of the interference allowed on the bus 12 input pulse counter. The time constant of the RC circuit of resistor 2 and capacitor 3 must be less than the time constant of any of the RC circuits in the bits of the counter.

Двоичный счетчик работает следующим образом. The binary counter works as follows.

Допустим, что триггеры 13-1, 13-2, 13-3 счетчика находятся в нулевом состоянии, на шине 12 уровень логического "0". Триггер 13-1 (13-2, 13-3) тактируется уровнем логического "0" и с его прямого выхода логический уровень через кольцо обратной связи, состоящее из элемента Исключающее ИЛИ 15-1 (15-2, 15-3) и резистора 18-1 (18-2, 18-3), передается на D-вход триггера 13-1 (13-2, 13-3). Конденсатор 19-1 (19-2, 19-3) разряжен. Suppose that the triggers 13-1, 13-2, 13-3 of the counter are in the zero state, on the bus 12 the logic level is “0”. Trigger 13-1 (13-2, 13-3) is clocked by the logic level “0” and from its direct output, the logic level is through the feedback ring, consisting of an exclusive OR 15-1 (15-2, 15-3) element and a resistor 18-1 (18-2, 18-3), is transmitted to the D-input of trigger 13-1 (13-2, 13-3). Capacitor 19-1 (19-2, 19-3) is discharged.

При поступлении первого импульса положительной полярности на шину 12 триггер 13-1 сохранит свое состояние, на выходе элемента Исключающее ИЛИ 15-1 появляется уровень логической "1" и конденсатор 19-1 заряжается через резистор 18-1. Так как триггер 13-1 находится в нулевом состоянии, на выходе элемента И 14-1 (14-2, 14-3) также уровень логического "0", и импульс на шине 12 не проходит на тактовые входы триггеров 13-2, 13-3. По окончании импульса на шине 12 триггер 13-1 переключится в единичное состояние уровнем логического нуля на его тактовом входе, и на выходе элемента Исключающее ИЛИ 15-1 сохранится уровень логической "1". Конденсатор 19-1 заряжен и удерживает триггер 13-1 в единичном состоянии. When the first pulse of positive polarity arrives at bus 12, trigger 13-1 will retain its state, at the output of the Exclusive OR 15-1 element, logical level “1” appears and capacitor 19-1 is charged through resistor 18-1. Since the trigger 13-1 is in the zero state, the output of the element And 14-1 (14-2, 14-3) is also the logic level "0", and the pulse on the bus 12 does not pass to the clock inputs of the triggers 13-2, 13 -3. At the end of the pulse on the bus 12, the trigger 13-1 will switch to a single state by the logic zero level at its clock input, and the logical "1" level will be saved at the output of the Exclusive OR 15-1 element. Capacitor 19-1 is charged and holds trigger 13-1 in a single state.

Второй импульс на шине 12 поступает на тактовый вход триггера 13-1 и через элемент И 14-1 на тактовый вход триггера 13-2. На выходах элементов Исключающее ИЛИ 15-1 и 15-2 появляется соответственно уровень логического "0" и уровень логической "1". Конденсатор 19-1 разряжается через резистор 18-1, а конденсатор 19-2 заряжается через резистор 18-2. По окончании импульса на шине 12 триггер 13-1 переключится в нулевое состояние, а триггер 13-2 в единичное. The second pulse on the bus 12 is supplied to the clock input of the trigger 13-1 and through the element And 14-1 to the clock input of the trigger 13-2. At the outputs of the elements Exclusive OR 15-1 and 15-2, respectively, the logical level “0” and the logical level “1” appear. Capacitor 19-1 is discharged through resistor 18-1, and capacitor 19-2 is charged through resistor 18-2. At the end of the pulse on bus 12, trigger 13-1 will switch to the zero state, and trigger 13-2 to single.

Аналогичным образом переключается и триггер 13-3, когда на его тактовый вход проходит импульс с шины 12 через элементы И 14-1, 14-2. Счетчик работает в двоичном позиционном коде. Trigger 13-3 is switched in a similar way when a pulse from bus 12 passes through its elements And 14-1, 14-2 to its clock input. The counter operates in binary positional code.

При появлении импульса на шине 12 в переключающемся разряде на выходе элемента Исключающее ИЛИ 15-1 (15-2,15-3) изменяется уровень логического сигнала на противоположный. Конденсатор в этом разряде перезаряжается, и на выходе элемента Исключающее ИЛИ 16-1 (16-2, 16-3) формируется импульс, длительность которого определяется постоянной времени RC-цепи соответствующего разряда. When a pulse appears on bus 12 in a switching discharge at the output of an Exclusive OR 15-1 (15-2.15-3) element, the logical signal level changes to the opposite. The capacitor in this discharge is recharged, and an pulse is formed at the output of the Exclusive OR 16-1 (16-2, 16-3) element, the duration of which is determined by the time constant of the RC circuit of the corresponding discharge.

При нормальной работе переключаться должен только тот триггер, на тактовый вход которого поступает импульс, поэтому на входе схемы 7 контроля четности будет четное количество логических единиц, а на выходе уровень логического "0". При поступлении на шину 12 счетного импульса только в одном разряде счетчика триггер переключается в единичное состояние, а при переполнении счетчика триггер 13-3 последнего разряда переходит в нулевое состояние. Поэтому на выходе только одного из элементов И (17-1, 17-2, 17-3), 14-3 появляется уровень логической "1". При этом на выходе схемы 8 нечетности будет появляться логический "0". During normal operation, only the trigger should be switched on to the clock input of which a pulse is received, therefore, at the input of the parity control circuit 7 there will be an even number of logical units, and the logic level will be “0” at the output. When a counting pulse arrives on bus 12 in only one digit of the counter, the trigger switches to a single state, and when the counter is overflowed, trigger 13-3 of the last digit goes to the zero state. Therefore, the output of only one of the elements And (17-1, 17-2, 17-3), 14-3 appears logical level "1". At the same time, a logical "0" will appear at the output of the oddity circuit 8.

По переднему фронту импульса на входной шине 12 (фиг. 2, 20) с помощью элементов НЕ 1 и ИЛИ-НЕ 4 формируется импульс опроса (фиг. 2, 21), который поступает на элемент И 9 и длительность которого определяется постоянной времени RC-цепи, состоящей из резистора 2 и конденсатора 3. Во время отсутствия импульса на входной шине 12 и на время действия импульса опроса на выходе элемента И 4 на выходе элемента Исключающее ИЛИ 6 присутствует уровень логической "1" (фиг. 2, 22), который поступает на вход элемента И 10. Сбой в работе счетчика приведет к формированию на выходе схемы 7 четности и (или) схемы 8 нечетности уровня логической "1", который, пройдя через элемент И 10 и (или) элемент И 9, поступает на вход элемента ИЛИ-НЕ 5, формируя на его выходе и, соответственно, на шине 11 анализа результатов контроля импульс отрицательной полярности, свидетельствующей о неисправности. Таким образом, заявляемый объект обеспечивает полноту контроля счетчика импульсов путем формирования сигнала неисправности при несанкционированном переключении помехоустойчивого триггера любого разряда. On the leading edge of the pulse on the input bus 12 (Fig. 2, 20) with the help of elements NOT 1 and NOT 4, a polling pulse is generated (Fig. 2, 21), which arrives at element And 9 and the duration of which is determined by the RC- time constant a circuit consisting of a resistor 2 and a capacitor 3. During the absence of a pulse on the input bus 12 and for the duration of the polling pulse at the output of the AND 4 element at the output of the Exclusive OR 6 element, the logic level is “1” (Fig. 2, 22), which arrives at the input of the element And 10. Failure in the counter will lead to the formation of the output e parity schemes 7 and (or) oddness schemes 8 of logic level “1”, which, having passed through the element And 10 and (or) the element And 9, goes to the input of the element OR NOT 5, forming at its output and, accordingly, bus 11 analysis of the results of the control pulse of negative polarity, indicating a malfunction. Thus, the claimed object ensures the completeness of the control of the pulse counter by generating a fault signal during unauthorized switching of a noise-resistant trigger of any category.

(56) 1. Авторское свидетельство СССР N 1121781, кл. Н 03 К 21/34, 1983. (56) 1. USSR author's certificate N 1121781, cl. H 03 K 21/34, 1983.

2. Ф. Селлерс Методы обнаружения ошибок в работе ЭЦВМ. М. Мир, 1972, c. 200, рис. 11-1. 2. F. Sellers Methods for detecting errors in the operation of digital computers. M. Mir, 1972, p. 200, fig. 11-1.

Claims

A BINARY COUNTER having n bits and containing an n-input oddness check circuit, an AND element, a counting pulse bus, in each digit a trigger and in each digit except the last one, the first and second AND elements, and in each digit, except the last, a clock the input and direct output of the trigger are connected respectively to the first and second inputs of the first element And, and the output of the second element And is connected to the corresponding input of the odd circuit, the output of which is connected to the first input of the element And, in each category, starting from the second, clock input the trigger is connected to the output of the first element AND of the previous discharge, the clock input of the trigger of the first discharge is connected to the bus of the counting pulses, characterized in that, in order to ensure completeness of counter control, a NO element is integrated into it, which integrates the RC circuit, two OR-NOT elements, an EXCLUSIVE OR element, a 2n-input parity circuit, an additional AND element and an analysis results analysis bus, in each category the first and second EXCLUSIVE OR elements and an integrating RC circuit, in the last discharge, the first and second AND elements, in the oddness circuit an additional input, and the triggers are made in the form of clocked D-flip-flops, and in each category the direct output of the D-flip-flop is connected to the first input of the first EXCLUSIVE OR element, the second input of which is combined with the clock input of the D-flip-flop and the corresponding input of the parity circuit, and the output is switched off to one of the inputs of the second element EXCLUSIVE OR and to the input of the integrating RC circuit of this discharge, the output of which is connected to the D-input of the trigger and the other input of the second element, the output of which is connected to the corresponding input of the parity circuit and to one of the inputs of the second element and, the other input of which is connected to the inverse output of the D-trigger, in the last category, the first and second inputs of the first element And are connected respectively to the clock input and direct output of the trigger, and the first input of the first element And to the output of the first element And the penultimate discharge, the output of the first element AND of the last discharge is connected to the corresponding input of the oddness circuit, the additional input of which is connected to the output of the second element And of this discharge, and the output to the second input of the element And, the bus is countable and pulse is connected to the inputs of the element NOT and the integrating RC-circuit of the device, the outputs of which are connected respectively to the first and second inputs of the first element OR NOT, the first input and output of which are connected respectively to the first and second inputs of the element EXCLUSIVE OR, the output and second input of which are connected respectively, with the first input of the additional AND element and the second input of the AND element, the output of which is connected to the first input of the second OR-NOT element, the output of which is connected to the bus for analyzing the results of control, and the second input the output of the additional element And, the second input of which is connected to the output of the parity circuit.