SU841099A1 - Pulse synchronizing device - Google Patents

Pulse synchronizing device Download PDF

Info

Publication number
SU841099A1
SU841099A1 SU792833004A SU2833004A SU841099A1 SU 841099 A1 SU841099 A1 SU 841099A1 SU 792833004 A SU792833004 A SU 792833004A SU 2833004 A SU2833004 A SU 2833004A SU 841099 A1 SU841099 A1 SU 841099A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
bus
output
trigger
interference
Prior art date
Application number
SU792833004A
Other languages
Russian (ru)
Inventor
Фарих Бадреевич Халитов
Original Assignee
Предприятие П/Я В-2827
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я В-2827 filed Critical Предприятие П/Я В-2827
Priority to SU792833004A priority Critical patent/SU841099A1/en
Application granted granted Critical
Publication of SU841099A1 publication Critical patent/SU841099A1/en

Links

Description

54) УСТРОЙСТВО дл  СИНХРОНИЗАЦИИ ИМПУЛЬСОВ54) DEVICE FOR SYNCHRONIZATION OF PULSES

1one

Изобретение относитс  к импульсно технике и предназначено дл  синхронизации асинхронных импульсов импульсами тактовой частоты. ,The invention relates to a pulse technique and is intended to synchronize asynchronous pulses with clock pulses. ,

Известно устройство дл  синхронизации асинхронных импульсных последовательностей импульсами тактовой частоты, выполненное на микроэлектронных схемах с использованием триггерных  чеек, и содержащее входной триггер, выходной,триггер, три элемента И и два элемента НЕ 1.A device for synchronizing asynchronous pulse sequences with clock pulses, performed on microelectronic circuits using trigger cells, and containing an input trigger, an output, a trigger, three AND elements and two HE1 elements, is known.

Однако при разработке цифровых устройств на микроэлектронных схемах надежность функционировани  их бпредел етс  не только веро тностью отказа интегральной схемы, завис щей от схемотехнических характеристик самой схемы, но и веро тностью ложного переключени  (сбо ) триггерных схем под вли нием внешних помех. Веро тность сбо  триггерной схемы, в свою очередь, зависит от степени взаимного электромагнитного вли ни  внешних мёжсхемных св зей., происход щего вследствие перекрестных наводок и, в конечном итоге, от технической реализации монтажных соединений. Относительно высока  чувствительность ho запуску, способность не только передавать , но и фиксировать воздействие помехи и превращать ее в ложную информацию, делает триггер наиболее у звимым дл  помех в цифровых However, when developing digital devices on microelectronic circuits, the reliability of their operation is determined not only by the probability of failure of the integrated circuit, depending on the circuitry characteristics of the circuit itself, but also by the probability of false switching (failure) of the trigger circuits under the influence of external interference. The reliability of a triggered circuit, in turn, depends on the degree of mutual electromagnetic influence of external intercircuit connections, resulting from crosstalk and, ultimately, on the technical implementation of the wiring connections. The relatively high sensitivity of the ho trigger, the ability not only to transmit, but also capture the effects of interference and turn it into false information, makes the trigger more susceptible to interference in digital

устройствах. Поэтому при воздействии внешних помех, особенно в услови х бортовой аппаратуры, возрастает веро тность сбо  триггеров, вход щих в состав устройств, что может привести к по влению ложной выходной информации.devices. Therefore, when exposed to external interference, especially in the onboard equipment, the likelihood of triggers included in devices increases, which can lead to false output information.

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  синхронизации, содержащее первый и второй TaKTHpyeNwe триггеры, RS-триггер, первый и второй двухвходовые элементы И-НЕ, шину первого тактового импульса, шину второго тактового импульса, шинуThe closest in technical essence to the present invention is a synchronization device comprising the first and second TaKTHpyeNwe triggers, the RS flip-flop, the first and second two-input elements AND-NOT, the bus of the first clock pulse, the bus of the second clock pulse, the bus

входного сигнала и выходную шину, а также многовходовый элемент И-НЕ. Устройство остаетс  работоспособным при воздействии на него (по шинам пи тани  или входного сигнала) случайных или периодических импульсных помех , если их длительность не превы (где if - длитель+ tinput signal and the output bus, as well as the multi-input element NAND. The device remains operable when exposed to it (via the power bus or the input signal) of random or periodic impulse noise, if their duration does not exceed (where if is the duration + t

шает tit's t

СА.Ca.

ти ность тактового импульса, t- сдвиг между тактовыми импульсами) .и частота следовани  отдельных импульсов помехи меньше частоты следовани  тактовых импульсов 23. Однако при воздействии.на устройство более длительной помехи, котора  может привести к сбою всех триггерных  чеек, веро тность выдачи ложной выходной информации остаетс  достаточно высокой. Цель изобретени  - повышение помехоустойчивости . Указанна  цель достигаетс  тем, что в устройство дл  синхронизации импульсов, содержащее шину входного сигнала, две шины тактовых импульсов RS-триггер, два тактируемых триггера два дву свходовых элемента И-НЕ тл пер вый многовходовыйэлемент И-НЕ, первые три входа которого подключены соответственно к пр мым выходам такт руемых триггеров и к второй шине так товых -импульсов, а выход - к первому входу RS-триггера, R-вход которого соединен с входной шиной , а выходы с информационными входами первого тактируемого триггера, выходы которо го соединены с одноименными информационными входами второго .тактируемог триггера, входы первого двухвходовог элемента И-НЕ подключены к входной шине и второй шине тактовых импульсо а выход к счетному входу второго так тируемого триггера, введены второй многовходовый элемент И--НЕ, два элемента НЕ, два двухвходовых элемента И и датчик -помех, например тактируемый триггер, информационные входы которого перекрестно соединены с выходами, причем первые три входа второго многовходового элемента И-НЕ объединены с первыми трем  входами первого многовходового элемента И-НЕ четвертый вход которого подключен к инверсному выходу датчика помех, пр мой выход которого подключен к четвертому входу второго многовходов го элемента И-НЕ, выход которого соединен р одним из входов второго дву входового элемента И-НЕ, выход которого подключен к выходной шине, а другой вход - через первый элемент НЕ - к выходу первого многовходового элемента И-НЕ, перва  шина подключена к счетному входу первого тактируемого триггера, втора  тактова  шина через второй элемент НЕ к установочному входу датчика помех, (установочные входы тактируемых триг гepoд5 соединены соответственно с выхода ш элементов И, первые входы которых подключены к входной шине, а вторые входы подсоединены к дополнительному установочному входу RS-триг гера и к инверсному выходу датчика помех. На фиг. 1 приведена функциональна  схема устройства; на фиг. 2 временные диаграммы. Устройство дл  синхронизации импульсов содержит RS-триггер 1, первы тактируемый триггер 2, второй тактируемый триггер 3, первый и второй многовходовые элементы И-НЕ 4 и 5, первый и второй двухвходовые элементы И-НЕ 6 и 7, первый и второй элементы НЕ 8 и 9, первый и второй элементы И 10 и 11, датчик 12 помех, входную шину 13 асинхронного сигнала, первую шину 14 тактовых импульсов, вторую шину 15 тактовых импульсов, выходную шину 16. . Устройство работает следующим образом . При отсутствии входного сигнала и внешних помех устройство находитс  в устойчивом состо нии, при этом на R-вход RS-триггера 1 поступает сигнал логического О, следовательно , на его инверсном выходе присутствует потенциал логическа  1 (фиг.2д) Таким образом, на информационных входах 3 и К тактируемого триггера 2 имеютс  потенциалы логическа  1 и логический О соответственно. Несмотр  на это тактируемые триггеры 2и 3 не переключаютс  при поступлении тактовых импульсов с шин 14 и 15, так как потенциал логического О с входной шины 13 через элементы И 10, 11 поступают на R-входы этих триггеров и удерживает их в исходном состо нии (фиг.2 е,ж). Мно-говходовые элементы И-НЕ 4, 5 заперты сигналами логического О, поступающими с пр мых выходов триггеров 2 и 3(фиг. 2 л,м), и на шине 16 устройства присутствует сигнал логическа  1 (фиг. 2 н). С инверсного выхода датчика 12 помех на элемент И-НЕ 4 поступает сигнал логическа  1, а с пр мого выхода На элемент И-НЕ 5, сигнал логический О (фиг. 2 в), так как тактовыми импульсами по шине 15 через элемент НЕ 9 датчик 12 помех удерживаетс  по R-входу в исходном состо нии. При по влении сигнала логическа  1 по входной шине 13 на выходах элементов И 10, 11 (фиг. 2 з,и) возникают сигналы логическа  1. Поэтому тактовый импульс, приход щий с шины 14,- переключает тактируемый триггер 2 (фиг. 2 е). Соответственно мен ютс  потенциалы на информационных входах тактируемого триггера 3, тактовый импульс с шины 15 проходит через открытый входным сигналом элемент И-НЕ .6 на счетный вход тактируемого триггера 3 и переключает его (передним фронтом). Таким образом, на трех входах элемента И-НЕ 4 присутствует сигнал логическа  1 и, поступающий на его четвертый вход, тактовый импульс с шины 15 проходит через элемент И-НЕ 4и переключает по входу S, RS-триггер 1, мен   потенциалы на информационных входах триггера 2. Приэтом элемент И-НЕ 5 заперт сигналом логический О с пр мого выхода датчикаclock pulse duration, t is the shift between clock pulses). and the frequency of the individual pulses of interference is less than the frequency of the clock of pulses 23. However, when exposed to a device of a longer duration of interference, which can lead to the failure of all trigger cells, the probability of issuing a false output information remains high enough. The purpose of the invention is to improve noise immunity. This goal is achieved by the fact that the device for synchronizing pulses, containing an input signal bus, two buses of clock pulses, an RS trigger, two clocked triggers, two two gate elements, AND-NOT, the first multiple-input element, IS-NOT, the first three inputs of which are connected respectively to direct outputs of clock triggers and to the second bus are duty pulses, and output to the first input of the RS flip-flop, the R-input of which is connected to the input bus, and outputs to the information inputs of the first clocked trigger, whose outputs With the same information inputs of the second. trigger, the inputs of the first two-input element AND-NOT are connected to the input bus and the second bus of the clock pulses and the output to the counting input of the second triggered trigger, the second multi-input element is AND-NOT, two elements NOT, two two-input element And and sensor-interference, for example, a clocked trigger, the information inputs of which are cross-connected to the outputs, and the first three inputs of the second multi-input element AND-NOT are combined with the first three inputs of the first multiple one-AND-NOT element whose fourth input is connected to the inverse output of the noise sensor, the direct output of which is connected to the fourth input of the second multiple-input element AND-NOT whose output is connected to one of the inputs of the second two input element AND-NOT whose output is connected to the output bus and the other input through the first element NOT to the output of the first multi-input element NAND, the first bus is connected to the counting input of the first clocked trigger, the second clock bus through the second element NOT to the installation input of the interference sensor, (The installation inputs of the clocked trigger 5 are connected respectively from the output of the W elements I, the first inputs of which are connected to the input bus, and the second inputs are connected to the additional installation input of the RS flip-flop and to the inverse output of the interference sensor. FIG. 1 shows a functional diagram of the device; in fig. 2 time diagrams. The device for synchronizing pulses contains RS-flip-flop 1, first-clocked trigger 2, second-clocked trigger 3, first and second multiple-input elements AND-NO 4 and 5, first and second two-input elements AND-NOT 6 and 7, first and second elements NO 8 and 9, the first and second elements And 10 and 11, the sensor 12 noise, the input bus 13 asynchronous signal, the first bus 14 clock pulses, the second bus 15 clock pulses, the output bus 16.. The device works as follows. In the absence of an input signal and external interference, the device is in a steady state, while the R-input of the RS flip-flop 1 receives a logical O signal, therefore, its inverse output has a potential of logical 1 (fig.2d). Thus, the information inputs 3 and K of a clocked trigger 2 are the potentials of logical 1 and logical O, respectively. Despite this, clocked triggers 2 and 3 do not switch when clock pulses are received from buses 14 and 15, since the potential of logical O from input bus 13 through elements 10, 11 is fed to the R inputs of these triggers and keeps them in the initial state (FIG. .2 e, g). Multiple-input elements AND-NOT 4, 5 are blocked by logic signals O, coming from the direct outputs of the flip-flops 2 and 3 (Fig. 2 l, m), and the signal 1 is present on the bus 16 of the device (Fig. 2 n). From the inverse output of the sensor 12 noise on the element AND-NOT 4, the signal is logical 1, and from the direct output to the element IS-NOT 5, the signal is logical O (Fig. 2) because the clock pulses on the bus 15 through the element 9 the interference sensor 12 is held on the R input in its original state. When a logical 1 signal appears on the input bus 13 at the outputs of the elements And 10, 11 (Fig. 2, s), the signals of logical 1 appear. Therefore, the clock pulse coming from the bus 14 switches the clocked trigger 2 (Fig. 2 e ). The potentials at the information inputs of the clocked trigger 3 change accordingly, the clock pulse from the bus 15 passes through the input signal element AND-NE .6 to the counting input of the clock trigger 3 and switches it (the leading edge). Thus, at the three inputs of the NAND 4 element there is a logical 1 signal and, arriving at its fourth input, the clock pulse from the bus 15 passes through the NAND element 4 and switches to the S input, RS flip-flop 1, the potentials on the information inputs trigger 2. At this element, AND-NOT 5 is locked with a logical O signal from the direct sensor output

12 помех и на выходе элемента И-НЕ 5 присутствует логическа  1 (фиг. 2 м). Тактовый импульс, по вившийс  на выходе элемента И-НЕ 4 (фиг. 2 л) инвертируетс  элементом НЕ 8 и проходит через открытый элемент И-НЕ 7 на выходную шину 16 устройства (фиг. 2 н). Следующий тактовый импульс с шины 14 переключает триггер12 interference and at the output of the element IS-NOT 5 there is a logical 1 (Fig. 2 m). The clock pulse that appeared at the output of the element AND-HE 4 (Fig. 2 l) is inverted by the element HE 8 and passes through the open element AND-HE 7 to the output bus 16 of the device (Fig. 2 n). The next clock pulse from bus 14 switches the trigger

2в .исходное состо ние, тем самым мен ютс  потенциалы на информационных входах триггера 3. Тактовый импульс2 in the initial state, thereby changing the potentials at the information inputs of the trigger 3. Clock pulse

с шины 15 переключает триггер 3 в исходное состо ние (фиг. 2 ж). Таким образом, на один входной сигнал фор1«О1руетс  один тактовый импульс. При окончании входного сигнала сигналом логический О по входной шине 13 триггеры 2 и 3 подтверждаютс  в исходном состо нии , а RS-триггер 1 переключаетс  мен   потенциалы на информационных входах триггера 2 (фиг. 2 д). Устройство готово к приему следующего входного сигнала. При воздействии внешних помех, веро тность сбо  тактируемых триггеров 2, 3 и по вление ложной информации на выходе элемента И-НЕ 4 резко возрастает, особенно при длительност х помех, больших чем t + 1сд. Введение датчика 12 помех, у которого счетный вход (вход запуска) свободен, позвол ет исключать прохо;адение ложной информации на выход устройства при одновременном сбое тактируемых триггеров 2 иfrom the bus 15 switches the trigger 3 to the initial state (Fig. 2 g). Thus, for one input signal form1 "O1 one clock pulse. When the input signal is terminated by a logical O signal via the input bus 13, the triggers 2 and 3 are confirmed in the initial state, and the RS flip-flop 1 switches the potentials on the information inputs of the trigger 2 (Fig. 2 d). The device is ready to receive the next input signal. When exposed to external interference, the likelihood of latching triggers 2, 3 and the appearance of false information at the output of the AND-NOT element 4 increase dramatically, especially for durations of interference greater than t + 1 st. The introduction of the interference sensor 12, in which the counting input (the start input) is free, makes it impossible to pass; the false information is output to the device output while the clocked trigger 2 fails and

3от воздействи  внешних помех.3from external interference.

Рассмотрим три случа :Consider three cases:

1. Длинна  помеха поступает на входную шину 13 и сбивает тактируемые триггеры 2, 3 и RS-триггер 1 (фиг.2 д,е,ж). Одновременно срабатывает датчик 1 помех (фиг. 2 г). Хот  наведенна  на входную шину 13 помеха воепринимаетс  устройством как полезный сигнал, сигнал логический О с инверсного выхода датчика 12 запирает элемент И-НЕ 4 и через элементы1. Long interference arrives at the input bus 13 and knocks down triggers 2, 3 and RS-flip-flop 1 (FIG. 2 d, e, g). Simultaneously, the sensor 1 interference (Fig. 2 g). Although the interference induced onto the input bus 13 is perceived by the device as a useful signal, the logical O signal from the inverse output of the sensor 12 blocks the NAND 4 element and through the elements

И 10, 11 подаетс  на R-входы триггеров . 2 и 3, устанавлива  и удержива  их в исходном состо нии. Этот сигнал по входу $2 удер;кивает RS-триггер 1 в состо нии логическа  1 (на Q выходе). Таким образом, тактовый импульс с шины 15 не может пройти на выход элемента И-НЕ 4. Этот тактовый импульс через элемент НЕ 9 возвращает датчик 12 в исходное состо ние. . Тактовые импульсы с шин 14, 15 все врем  подтверждают исходные состо ни  триггеров 2 и 3, пока присутствует наведенный помезой, потенциал на входной шине 13.And 10, 11 is applied to the R-inputs of the triggers. 2 and 3, by setting and holding them in the initial state. This signal is at the input of $ 2 reals, nodding RS flip-flop 1 in the state of logical 1 (at the Q output). Thus, the clock pulse from the bus 15 cannot pass to the output of the element NAND 4. This clock pulse through the element NOT 9 returns the sensor 12 to the initial state. . The clock pulses from the buses 14, 15 all the time confirm the initial states of the flip-flops 2 and 3, as long as the potential on the input bus 13 is present.

2.Внешн   помеха воздействует при присутствии полезного сигнала на входной шине 13. При этом полезный сигнал дробитс  (фиг. 2 в). Если2. The external interference is affected by the presence of a useful signal on the input bus 13. In this case, the useful signal is split up (FIG. 2c). If a

к этому моменту триггеры 2 и 3 переключаютс  в рабочее состо ние и на выходе элемента И-НЕ-4 по вл етс  полезный Сигнал (фиг.- 2 л), то помеха перебрасывает триггеры 1, 2 и 3 в , исходное состо ние. Однако мри этом срабатывает датчик 12, выходи)ой сигнал которого устанавливает RS-триггер 1 в состо ние 1, запирает элемент И-НЕ 4 и удерживает триггерьГ 2 и 3 в исходном состо нии. При этом по вление ложной информации исключаетс , если длительность дроблени  больше чем t-, + t.By this time, the triggers 2 and 3 are switched to the working state, and a useful signal appears at the output of the IS-NO-4 element (Fig. -2 L), then the disturbance transfers the triggers 1, 2 and 3 to the initial state. However, sensor 12 triggers this, the output of which sets the RS-flip-flop 1 to state 1, locks the AND-NE element 4 and keeps the trigger 2 and 3 in the initial state. In this case, the occurrence of false information is excluded if the duration of fragmentation is greater than t-, + t.

00

3. При обрыве инверсного выхода датчика 12 и при воздействии внешних помех ложна  информаци  проходит на выход. Чтобы избежать этого имеетс  второй элемент И-НЕ 5, на входы ко5 торого подаютс  сигналы с пр мых выходов триггеров 2, 3 и датчика 12 и тактовый импульс - с шины 15.3. When the inverted output of the sensor 12 is broken and when exposed to external interference, false information passes to the output. To avoid this, there is a second element AND-HE 5, to the inputs of which the signals from the direct outputs of the flip-flops 2, 3 and the sensor 12 and the clock pulse from the bus 15 are fed.

Таким образом, ложный импульс, по вившийс  на выходе элемента И-НЕ 4 Thus, the false pulse that appeared at the output of the element AND-NOT 4

0 и импульс с выхода элемента И-НЕ 5 одновременно подаютс  на элемент ЗАПРЕТ, состо щий из элемента НЕ 8 и элемента И-НЕ 7. При этом по вление ложной информации на выходной шине 16 исключаетс .0 and the pulse from the output of the element AND-NOT 5 are simultaneously applied to the BAN element consisting of the element HE 8 and the element AND-NOT 7. At the same time, the appearance of false information on the output bus 16 is eliminated.

5five

Таким образом, предлагаемое устройство обладает самокорректируемостью при и после воздействи  внешних помех, т.е. обнаруживает помеху и корректирует сбои триггеров, а в Thus, the proposed device is self-correcting during and after exposure to external interference, i.e. detects interference and corrects trigger failures, and in

0 отдельных случат4х (при обрывах) исправл ет ошибку.0 individual cases (with breaks) corrects the error.

Claims (2)

1.Авторское свидетельство СССР №606200, кл. Н 03 К 5/13, 03.05.76.1. USSR author's certificate No. 606200, cl. H 03 K 5/13, 03.05.76. 2.Авторское свидетельство СССР №607343, кл. Н 03 К 18/42, 30.08.74.2. USSR author's certificate No. 607343, cl. H 03 K 18/42, 08/30/74. Фиг.11 L.L:L.L: UU UU uu «41"41
SU792833004A 1979-09-13 1979-09-13 Pulse synchronizing device SU841099A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU792833004A SU841099A1 (en) 1979-09-13 1979-09-13 Pulse synchronizing device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU792833004A SU841099A1 (en) 1979-09-13 1979-09-13 Pulse synchronizing device

Publications (1)

Publication Number Publication Date
SU841099A1 true SU841099A1 (en) 1981-06-23

Family

ID=20856336

Family Applications (1)

Application Number Title Priority Date Filing Date
SU792833004A SU841099A1 (en) 1979-09-13 1979-09-13 Pulse synchronizing device

Country Status (1)

Country Link
SU (1) SU841099A1 (en)

Similar Documents

Publication Publication Date Title
US3504200A (en) Synchronizing circuit
US4949360A (en) Synchronizing circuit
SU841099A1 (en) Pulse synchronizing device
EP0110104B1 (en) Edge-triggered latch circuit
US2884615A (en) Pulse coded signal separator
SU1166293A1 (en) Pulse distributor
SU1018212A1 (en) Pulse shaper
SU739654A1 (en) Paraphase shift register
RU2084015C1 (en) Self-testing synchronization device
SU1637010A1 (en) Device for time separation of pulse signals
SU511631A1 (en) Buffer register
RU2072567C1 (en) Redundant memory gate
SU624357A1 (en) Synchronized pulse shaper
SU1228250A1 (en) Generator of difference frequency of pulse sequences
SU1760631A1 (en) Ring counter
SU1042185A1 (en) Reversive pulse counter
CA1079368A (en) Tone detection synchronizer
SU1264206A1 (en) Switching device for multichannel check and control systems
SU884136A1 (en) Pulse distributor
SU1102039A1 (en) Device for checking distributor
RU1811003C (en) Device for separating pulses
SU1177879A1 (en) Frequency-phase comparator
SU936431A1 (en) Rate scaler
SU511722A1 (en) Pulse distributor
SU1529429A1 (en) Device for protection of contacts from rattling