RU2022371C1

RU2022371C1 - Memorizing unit with simultaneous sampling of several words

Info

Publication number: RU2022371C1
Authority: RU
Inventors: Михаил Владимирович Визенько; Юрий Александрович Мордовин; Геннадий Сергеевич Тимофеев; Владимир Вячеславович Хохлов
Original assignee: Михаил Владимирович Визенько; Юрий Александрович Мордовин; Геннадий Сергеевич Тимофеев; Владимир Вячеславович Хохлов
Priority date: 1990-11-15
Filing date: 1990-11-15
Publication date: 1994-10-30

Abstract

FIELD: memorizing units. SUBSTANCE: unit has matrix of several elements, sampling address unit, recording address unit, direction registers provided with failure triggers, pulse former, OR gate, recording direction register, group of delay elements and four groups of AND gates. Memorizing unit permits to perform data sampling depending one on another along several directions; recording is carried out for single direction. When simultaneous recording and reading out of information is carried out, the repeated reading out is performed. EFFECT: widened area of application. 2 dwg

Description

Изобретение относится к запоминающим устройствам и может быть использовано, в частности, в системах параллельной обработки информации. The invention relates to memory devices and can be used, in particular, in parallel information processing systems.

Известно запоминающее устройство с одновременной выборкой нескольких слов, содержащее матрицу из m запоминающих элементов, адресный блок выборки, n регистров направлений выбора, первую группу n˙m элементов И, адресный блок записи, триггеры сбоя, регистр направлений записи, вторую и третью группы элементов И, причем первые входы элементов И первой группы подключены к выходам соответствующих запоминающих элементов, вторые входы элементов И первой группы соединены с выходами адресного блока выборки, выходы элементов И первой группы подключены к соответствующим входам регистров направлений выборки, первые входы элементов И второй группы подключены к выходам адресного блока записи, вторые входы элементов И второй группы соединены с выходами адресного блока выборки, выходы элементов И второй группы подключены к входам триггеров сбоя, выходы которых являются управляющими выходами устройства, информационными выходами которого являются выходы регистров направлений выборки, первые входы элементов И третьей группы соединены с выходами регистра направлений записи, вторые входы элементов И третьей группы подключены к выходам адресного блока записи, а выходы элементов И третьей группы соединены с одним из входов соответствующих запоминающих элементов, входы адресного блока выборки адресного блока записи и регистра направлений записи являются соответствующими входами устройства. A memory device with simultaneous sampling of several words is known, comprising a matrix of m memory elements, an address selection block, n selection direction registers, a first group of n˙m AND elements, an address recording block, failure triggers, a recording direction register, a second and third group of AND elements moreover, the first inputs of AND elements of the first group are connected to the outputs of the corresponding storage elements, the second inputs of AND elements of the first group are connected to the outputs of the address block of the sample, the outputs of the elements AND of the first group are connected They are connected to the corresponding inputs of the sample direction registers, the first inputs of the AND elements of the second group are connected to the outputs of the address block of the recording, the second inputs of the elements of the second group are connected to the outputs of the address block of the sample, the outputs of the elements of the second group are connected to the inputs of the failure triggers, the outputs of which are control outputs a device whose information outputs are the outputs of the sample direction registers, the first inputs of the And elements of the third group are connected to the outputs of the recording direction register, the second input The elements of the AND elements of the third group are connected to the outputs of the address block of recording, and the outputs of the elements AND of the third group are connected to one of the inputs of the corresponding storage elements, the inputs of the address block of the selection of the address block of recording and the register of directions of recording are the corresponding inputs of the device.

В этом устройстве не предусмотрена возможность организации повторного считывания информации при возникновении конфликта (обращение к одной и той же ячейке памяти на выборку по одному направлению и одновременно на запись по другому). This device does not provide for the possibility of organizing a repeated reading of information in the event of a conflict (access to the same memory cell for sampling in one direction and at the same time for recording in another).

Целью изобретения является расширение области применения устройства за счет организации повторного считывания информации. The aim of the invention is to expand the scope of the device by organizing the re-reading of information.

Цель достигается тем, что в запоминающее устройство с одновременной выборкой нескольких слов, содержащее матрицу m запоминающих элементов, адресный блок выборки, n регистров направлений выбора, первую группу n˙m элементов И, адресный блок записи, триггеры сбоя, регистр направлений записи, вторую и третью группы элементов И, причем первые входы элементов И первой группы подключены к выходам соответствующих запоминающих элементов, вторые входы элементов И первой группы соединены с выходами адресного блока выборки, выходы элементов И первой группы подключены к соответствующим входам регистров направлений выборки, первые входы элементов И второй группы подключены к выходам адресного блока записи, вторые входы элементов И второй группы соединены с выходами адресного блока выборки, выходы элементов И второй группы подключены к входам триггеров сбоя, выходы которых являются управляющими выходами устройства, информационными выходами которого являются выходы регистров направлений выборки, первые входы элементов И третьей группы соединены с выходами регистра направлений записи, вторые входы элементов И третьей группы подключены к входам адресного блока записи, а выходы элементов И третьей группы соединены с одним из входов соответствующих запоминающих элементов, входы адресного блока выборки адресного блока записи и регистра направлений записи являются соответствующими входами устройства, введены элемент ИЛИ, формирователь импульсов, группа элементов задержки и четвертая группа элементов И, выходы которых соединены с соответствующими входами повторного считывания адресного блока выборки и входами соответствующих элементов задержки, выходы которых соединены с нулевыми входами соответствующих триггеров сбоя, выходы которых соединены с первыми входами соответствующих элементов И четвертой группы, вторые входы которых объединены и соединены с выходом формирователя импульсов, вход которого соединен с выходом элемента ИЛИ, входы которого соединены с соответствующими выходами адресного блока записи. The goal is achieved by the fact that in the memory with the simultaneous selection of several words, containing a matrix of m storage elements, an address selection block, n registers of direction of selection, the first group of n˙m AND elements, an address recording block, failure triggers, a register of recording directions, the second and the third group of AND elements, with the first inputs of AND elements of the first group connected to the outputs of the corresponding storage elements, the second inputs of the AND elements of the first group connected to the outputs of the address block of the sample, the outputs of the AND elements of the first the groups are connected to the corresponding inputs of the registers of sample directions, the first inputs of the AND elements of the second group are connected to the outputs of the address block of the record, the second inputs of the elements of the second group are connected to the outputs of the address block of the sample, the outputs of the elements of the second group are connected to the inputs of the failure triggers, the outputs of which are control the outputs of the device, the information outputs of which are the outputs of the registers of sample directions, the first inputs of the elements of the third group are connected to the outputs of the register of directions si, the second inputs of the AND elements of the third group are connected to the inputs of the address block of recording, and the outputs of the elements AND of the third group are connected to one of the inputs of the corresponding storage elements, the inputs of the address block of the selection of the address block of recording and the register of directions of recording are the corresponding inputs of the device, the OR element is entered, pulse generator, a group of delay elements and a fourth group of AND elements, the outputs of which are connected to the corresponding inputs of the re-reading of the address block of the sample and the inputs of corresponding delay elements whose outputs are connected to the zero inputs of the corresponding failure triggers, the outputs of which are connected to the first inputs of the corresponding AND elements of the fourth group, the second inputs of which are combined and connected to the output of the pulse shaper, the input of which is connected to the output of the OR element, the inputs of which are connected to the corresponding outputs of the address block recording.

Введение указанных элементов и соответствующих связей позволяет повысить достоверность функционирования устройства при возникновении конфликтов за счет повторного считывания информации. В других известных технических решениях отсутствуют подобные признаки в их общей совокупности, поэтому заявляемый объект соответствует критерию "существенные отличия". Наличие существенных отличий приводит к положительному эффекту, так как, исключая любой элемент или связь, нельзя достичь поставленной цели. The introduction of these elements and the corresponding relationships allows to increase the reliability of the operation of the device in case of conflict due to the repeated reading of information. Other well-known technical solutions do not have such features in their totality, therefore, the claimed object meets the criterion of "significant differences". The presence of significant differences leads to a positive effect, since, excluding any element or connection, it is impossible to achieve the goal.

На фиг. 1 представлена функциональная схема запоминающего устройства с одновременной выборкой нескольких слов при n=2; на фиг.2 - функциональная схема адресного блока выборки. In FIG. 1 shows a functional diagram of a storage device with the simultaneous selection of several words with n = 2; figure 2 is a functional diagram of the address block of the sample.

Устройство содержит матрицу 1 из m запоминающих элементов 2, образующих k ячеек памяти, каждая из которых состоит из m/k разрядов, адресный блок 3 выборки, четвертую группу элементов И 4, формирователь 5 импульсов по заднему фронту, элемент ИЛИ 6, регистр 7 адреса записи, дешифратор 8 адреса записи, первую группу из n m элементов И 9, регистр 10 направления записи, триггеры 11 сбоя, n регистров 12 направлений выборки, вторую группу из k n элементов И 13, третью группу из m элементов И 14 и n элементов 15 задержки. The device contains a matrix 1 of m storage elements 2, forming k memory cells, each of which consists of m / k bits, an address block 3 samples, a fourth group of elements And 4, a shaper 5 pulses on the trailing edge, element OR 6, register 7 addresses records, decoder 8 recording addresses, the first group of nm elements AND 9, the register 10 of the direction of recording, triggers 11 failures, n registers 12 directions of the sample, the second group of kn elements AND 13, the third group of m elements AND 14 and n elements 15 delays .

Адресный блок 3 выборки (фиг.2) содержит n групп элементов ИЛИ 16, n регистров 17 адреса выборки, n дешифраторов 18 адреса выборки. The address block 3 of the sample (FIG. 2) contains n groups of OR elements 16, n registers 17 of the sample address, n decoders 18 of the sample address.

Выходы n элементов 15 задержки соединены с нулевыми входами соответствующих триггеров 11 сбоя, выходы которых соединены с соответствующими выходами устройства и первыми входами соответствующих элементов И 4 четвертой группы. Вторые входы элементов И 4 объединены и объединены с выходом формирователя 5 импульсов по заднему фронту, вход которого соединен с выходами элементов ИЛИ 6. Входы элементов ИЛИ 6 соединены с соответствующими выходами дешифратора 8 адреса записи, информационные входы которого соединены с выходами регистра 7 адреса записи. Парафазные входы регистра 7 соединены с выходами адреса записи устройства, управляющий вход записи которого соединен с управляющим входом дешифратора 8 адреса записи. Каждый выход дешифратора 8 соединен с объединенными первыми входами элементов И каждой ячейки памяти элементов И второй 13 и третьей 14 групп элементов И, вторые входы элементов И 14 третьей группы каждого разряда объединены и соединены с выходами соответствующего разряда регистра 10 направлений записи, информационный вход которого соединен с информационным входом устройства. Парафазные адресные входы устройства соединены с одноименными входами блока 3 выборки, входы повторного считывания которого соединены с выходами соответствующего элемента И 4 четвертой группы и входами соответствующих элементов задержки. Каждый выход соответствующего направления выборки блока 3 выборки соединен с первыми входами элементов И 9 всех разрядов каждой ячейки памяти соответствующего направления выборки первой группы элементов И и вторым входом элемента И 13 каждой ячейки памяти соответствующего направления второй группы элементов И. Выход каждого элемента И 14 третьей группы элементов И соединен с входом соответствующего запоминающего элемента 2 матрицы 1, выход которого соединен с вторыми входами соответствующих элементов И, объединенных по направлениям выборки. Выходы элементов И 9 каждого разряда всех k ячеек памяти первой группы элементов И соответствующего направления выборки через эмиттерные повторители с открытым эмиттером объединены по схеме монтажного ИЛИ и соединены с входом отдельно каждого разряда регистра 12 соответствующего направления выборки, выходы которого соединены с соответствующими информационными выходами устройства. Управляющие входы считывания устройства соединены с соответствующими одноименными входами блока 3 выборки, выходы всех элементов И 13 второй группы каждого направления через эмиттерные повторители с открытым эмиттером объединены по схеме монтажного ИЛИ и соединены с единичным входом триггера 11 сбоя соответствующего направления. Объединение выходов элементов И через эмиттерные повторители с открытым эмиттером по схеме монтажного ИЛИ исключает влияние их друг на друга [2]. The outputs of the n delay elements 15 are connected to the zero inputs of the corresponding triggers 11 failure, the outputs of which are connected to the corresponding outputs of the device and the first inputs of the corresponding elements And 4 of the fourth group. The second inputs of AND 4 elements are combined and combined with the output of the pulse shaper 5 along a trailing edge, the input of which is connected to the outputs of the OR elements 6. The inputs of the OR elements 6 are connected to the corresponding outputs of the decoder 8 of the recording address, the information inputs of which are connected to the outputs of the register 7 of the recording address. The paraphase inputs of the register 7 are connected to the outputs of the recording address of the device, the control input of the recording of which is connected to the control input of the decoder 8 of the recording address. Each output of the decoder 8 is connected to the combined first inputs of the elements And of each cell of the memory of the elements And the second 13 and third 14 groups of elements And, the second inputs of the elements And 14 of the third group of each category are combined and connected to the outputs of the corresponding discharge of the register 10 directions of recording, the information input of which is connected with the information input of the device. The paraphase address inputs of the device are connected to the inputs of the same block 3 of the sample, the re-read inputs of which are connected to the outputs of the corresponding element And 4 of the fourth group and the inputs of the corresponding delay elements. Each output of the corresponding sample direction of block 3 of the sample is connected to the first inputs of elements And 9 of all bits of each memory cell of the corresponding direction of sampling of the first group of elements And and the second input of element And 13 of each memory cell of the corresponding direction of the second group of elements I. The output of each element And 14 of the third group elements And is connected to the input of the corresponding storage element 2 of the matrix 1, the output of which is connected to the second inputs of the corresponding elements And, combined in the directions RCTs. The outputs of elements And 9 of each discharge of all k memory cells of the first group of elements AND of the corresponding direction of the sample through emitter repeaters with an open emitter are combined according to the circuit OR and connected to the input of each bit of the register 12 of the corresponding direction of the sample, the outputs of which are connected to the corresponding information outputs of the device. The control inputs of the reader of the device are connected to the corresponding inputs of the same block 3 of the sample, the outputs of all the elements And 13 of the second group of each direction through emitter repeaters with an open emitter are combined according to the circuit OR or connected to a single input of the trigger 11 of the failure of the corresponding direction. The combination of the outputs of the AND elements through emitter repeaters with an open emitter according to the assembly OR scheme eliminates their influence on each other [2].

В адресном блоке 5 выборки выход элемента ИЛИ 16 соединен с управляющим входом дешифратора 18, информационные входы которого соединены с выходами регистра 17 адреса выборки. Парафазные входы регистра 17 соединены с адресными входами соответствующего направления блока, входы первичного и повторного считывания соответствующего направления которого соединены соответственно с первым и вторым входами элемента ИЛИ 16. Выходы блока соединены с выходами дешифратора 18 соответствующего направления. In the address block 5 of the sample, the output of the OR element 16 is connected to the control input of the decoder 18, the information inputs of which are connected to the outputs of the register 17 of the sample address. The paraphase inputs of the register 17 are connected to the address inputs of the corresponding direction of the block, the inputs of the primary and repeated readings of the corresponding direction of which are connected respectively to the first and second inputs of the OR element 16. The outputs of the block are connected to the outputs of the decoder 18 of the corresponding direction.

Запоминающее устройство работает следующим образом. The storage device operates as follows.

Перед началом работы регистр 7 адреса записи, регистр 10 направления записи, триггер 11 сбоя, регистр 12 направлений выборки и регистр 17 адреса выборки устанавливаются в нулевое состояние. Триггеры 11 сбоя сбрасываются в нулевое состояние по окончании каждого повторного считывания. Before starting work, the register 7 of the write address, the register 10 of the write direction, the trigger 11 failure, the register 12 of the sample directions and the register 17 of the sample address are set to zero. Failure triggers 11 are reset to zero at the end of each repeated read.

На вход устройства поступают сигналы считывания или записи, адрес чтения или записи и информация, которую необходимо записать. С выхода устройства выдаются считанная по соответствующему направлению информация и сигнал о конфликте с триггера сбоя соответствующего направления. The device receives read or write signals, a read or write address, and information that must be written. From the output of the device, information read in the corresponding direction and a conflict signal from the failure trigger of the corresponding direction are issued.

Выборка информации осуществляется независимо друг от друга по каждому из n направлений, а запись - по одному направлению. Пpи записи информации в устройство адрес записывается в регистр 7 адреса записи, а в регистре 10 направления записи находится записываемая информация. По сигналу записи, поступающему на управляющий вход дешифратора 8 адреса записи, выдается сигнал записи в одну из ячеек памяти матрицы 1 через элементы И 14, в результате чего информация с регистра 10 направления записи переписывается в запоминающие элементы 2 в течение времени действия сигнала на выходе дешифратора 8 адреса записи. Information is sampled independently of each other in each of n directions, and recording is carried out in one direction. When writing information to the device, the address is recorded in the register 7 of the recording address, and in the register 10 of the recording direction is the recorded information. According to the recording signal received at the control input of the decoder 8 of the recording address, a recording signal is output to one of the memory cells of the matrix 1 through the elements And 14, as a result of which the information from the register 10 of the recording direction is written to the memory elements 2 during the duration of the signal at the output of the decoder 8 record addresses.

Выборка информации осуществляется по исполнительным сигналам считывания, поступающим на первый вход элемента ИЛИ 16 адресного блока 3. При этом дешифратор 18 адреса выборки по коду, находящемуся в регистре 17 адреса выборки, формирует сигнал на один из своих k выходов, который через первую группу элементов И 9 передает информацию из запоминающих элементов 2 матрицы 1 в регистр 12 направлений выборки соответствующего направления, причем адреса выборки и сигналы считывания могут поступить одновременно по нескольким направлениям. Например, поступили адреса в регистр 17 первого и второго направлений. При поступлении сигналов считывания на входы 2 адресного блока 3 выборки на одном из выходов первого и второго дешифраторов формируются сигналы (если адреса одинаковые, то сигналы сформированы на одноименных выходах дешифратора 18), которые поступают на первые входы элементов И 9 первой группы элементов И разных ячеек или одной и той же ячейки памяти с первого и второго направлений. На вторые входы этих элементов И поступают разряды считываемого слова с выходов запоминающих элементов 2. Разряды считываемого слова через элементы И 9 поступают на регистры 12 направлений выборки первого (через левые элементы И) и второго (через правые элементы И) направлений выборки. Считанные слова из регистров 12 направлений выборки выдаются на выход устройства. Information is sampled by readout executive signals received at the first input of the OR element 16 of address block 3. At the same time, the decoder 18 of the sample address by the code located in the register 17 of the sample address generates a signal to one of its k outputs, which through the first group of AND elements 9 transmits information from the storage elements 2 of the matrix 1 to the register 12 of sample directions of the corresponding direction, and sample addresses and read signals can arrive simultaneously in several directions. For example, addresses entered the register 17 of the first and second directions. When the read signals arrive at the inputs 2 of the address block 3 of the sample, signals are generated at one of the outputs of the first and second decoders (if the addresses are the same, then the signals are generated at the outputs of the decoder 18 of the same name), which are fed to the first inputs of the elements And 9 of the first group of elements And different cells or the same memory cell from the first and second directions. The second inputs of these AND elements receive the bits of the read word from the outputs of the memory elements 2. The bits of the read word through the And 9 elements go to the registers 12 of the sample directions of the first (through the left And elements) and of the second (through the right And elements) of the sample directions. The read words from the registers of 12 sample directions are output to the device.

Если в течение времени выборки из некоторой ячейки происходит запись в эту же ячейку новой информации, то прочитанная в регистр 12 направлений выборки информация оказывается искаженной, в этом случае на входы элемента И 13 соответствующего направления поступает одновременно два сигнала: считывания с одного из выходов адресного блока 3 выборки и записи с одного из выходов дешифратора 8 адреса записи. Сигнал с выхода элемента И 13 устанавливает триггер 11 сбоя соответствующего направления, в которое должна считываться информация, в единичное состояние. If during the sampling time from a certain cell new information is recorded in the same cell, then the information read into the register 12 of the sample directions turns out to be distorted, in this case two signals simultaneously arrive at the inputs of the And 13 element of the corresponding direction: reading from one of the outputs of the address block 3 samples and records from one of the outputs of the decoder 8 recording address. The signal from the output of the element And 13 sets the trigger 11 failure of the corresponding direction in which the information should be read, in a single state.

Сигнал с выхода триггера 11 сбоя того направления, в котором произошел конфликт, выдается на выход устройства и далее потребителю информации как признак того, что считанное слово оказалось искаженным, и открывает соответствующий элемент И 4 четвертой группы элементов И по первому входу. На вторые входы всех элементов И 4 четвертой группы поступает сигнал повторного считывания, который формируется в формирователе импульсов по заднему фронту импульсов, поступающих с выходов дешифратора 8 адреса записи на входы элемента ИЛИ 6. Сигнал повторного считывания через открытый элемент И 4 четвертой группы элементов И поступает на второй вход соответствующего элемента ИЛИ 16 адресного блока 3 выборки. По этому сигналу с соответствующего дешифратора 18 адреса выборки на запоминающие элементы 2 матрицы 1 поступает сигнал повторного считывания. В результате в регистр 12 направлений выборки с выхода запоминающих элементов 2 занесена вновь записанная информация. После этого триггер 11 сбоя соответствующего направления устанавливается в нулевое состояние сигналом с выхода соответствующего направления, задержанным в элементе задержки на время считывания информации из запоминающих элементов 2 и передачи информации в регистр 12 соответствующего направления выборки. Нулевое состояние триггера 11 сбоя свидетельствует о том, что считанная информация оказывается неискаженной и может быть принята потребителем. The signal from the output of the trigger 11 of the failure of the direction in which the conflict occurred is issued to the output of the device and then to the consumer of information as a sign that the read word turned out to be distorted, and opens the corresponding AND element 4 of the fourth group of AND elements at the first input. To the second inputs of all elements of the fourth group And 4, a re-read signal is received, which is generated in the pulse shaper along the trailing edge of the pulses from the outputs of the decoder 8 of the write address to the inputs of the OR element 6. The read signal through the open element And 4 of the fourth group of elements And to the second input of the corresponding element OR 16 of the address block 3 of the sample. This signal from the corresponding decoder 18 of the sample address to the storage elements 2 of the matrix 1 receives a signal of re-reading. As a result, the newly recorded information is entered into the register 12 of sample directions from the output of the storage elements 2. After that, the trigger 11 of the failure of the corresponding direction is set to zero by the signal from the output of the corresponding direction, delayed in the delay element for the time of reading information from the storage elements 2 and transmitting information to the register 12 of the corresponding direction of the sample. The zero state of the trigger 11 failure indicates that the read information is undistorted and can be accepted by the consumer.

Таким образом, введенные в запоминающее устройство новые элементы позволяют осуществлять независимую запись и выборку достоверной информации по нескольким направлениям за счет фиксации достоверности выбираемой информации и ее исправления путем повторного считывания при возникновении конфликтов. Такая организация работы запоминающего устройства повышает достоверность его функционирования и быстродействие, так как нет необходимости тратить время на анализ и предотвращение конфликтных ситуаций, число которых составляет незначительную часть от общего числа обращений на запись и еще меньшую часть от общего числа обращений на выборку. Восстановление недостоверно считанной информации путем повторного считывания незначительно увеличивает время выборки по сравнению с любыми другими способами разрешения конфликтных ситуаций. Это позволяет существенно расширить функциональные возможности устройства, особенно при построении многопроцессорных вычислительных комплексов, допуская независимую запись и выборку информации различными процессорами. Thus, new elements introduced into the storage device allow independent recording and selection of reliable information in several directions by fixing the reliability of the selected information and correcting it by re-reading in case of conflict. This organization of the memory device increases the reliability of its operation and speed, since there is no need to spend time analyzing and preventing conflict situations, the number of which is an insignificant part of the total number of write accesses and even less of the total number of accesses to the sample. Recovering false information by re-reading slightly increases the sampling time compared to any other means of resolving conflict situations. This allows you to significantly expand the functionality of the device, especially when building multiprocessor computer systems, allowing independent recording and sampling of information by various processors.

Предлагаемое устройство рассчитано на работу с однотипными процессорами, работающими синхронно и имеющими одинаковые или кратные времени считывания циклы. The proposed device is designed to work with the same type of processors operating synchronously and having the same or multiple cycles of reading time.

Claims

A MEMORY DEVICE WITH SIMULTANEOUS SELECTION OF MULTIPLE WORDS, containing a matrix of m memory elements, an address selection block, n registers of selection directions, a first group of n · m elements AND, an address recording block, failure triggers, a register of recording directions, a second and third group of AND elements, moreover, the first inputs of the elements And of the first group are connected to the outputs of the corresponding storage elements, the second inputs of the elements And of the first group are connected to the outputs of the address block of the sample, the outputs of the elements And of the first group are connected to the corresponding inputs of the registers of sample directions, the first inputs of the AND elements of the second group are connected to the outputs of the address block of recording, the second inputs of the elements of the second group are connected to the outputs of the address block of the samples, the outputs of the elements of the second group are connected to the inputs of the failure triggers, the outputs of which are the outputs of the device, the first the inputs of the AND elements of the third group are connected to the outputs of the recording direction register, the second inputs of the AND elements of the third group are connected to the outputs of the recording address block, and the outputs of the AND elements of the third UPPs are connected to one of the inputs of the corresponding storage elements, the inputs of the address recording unit and the register of recording directions are one of the device inputs, characterized in that, in order to expand the scope of the device by organizing the re-reading of information, an OR element, a pulse shaper are introduced into it , a group of delay elements and a fourth group of AND elements, the outputs of which are connected to the corresponding inputs of the repeated reading of the address block of the sample and the inputs of the corresponding elements delays whose outputs are connected to the zero inputs of the corresponding failure triggers, the outputs of which are connected to the first inputs of the corresponding elements of the fourth group, the second inputs of which are combined and connected to the output of the pulse shaper, the input of which is connected to the output of the OR element, the inputs of which are connected to the corresponding outputs address block of record.