RU2011145767A - Модуль логики приоритетов - Google Patents
Модуль логики приоритетов Download PDFInfo
- Publication number
- RU2011145767A RU2011145767A RU2011145767/08A RU2011145767A RU2011145767A RU 2011145767 A RU2011145767 A RU 2011145767A RU 2011145767/08 A RU2011145767/08 A RU 2011145767/08A RU 2011145767 A RU2011145767 A RU 2011145767A RU 2011145767 A RU2011145767 A RU 2011145767A
- Authority
- RU
- Russia
- Prior art keywords
- pair
- priority
- priority logic
- test
- logic module
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G21—NUCLEAR PHYSICS; NUCLEAR ENGINEERING
- G21D—NUCLEAR POWER PLANT
- G21D3/00—Control of nuclear power plant
- G21D3/08—Regulation of any parameters in the plant
-
- G—PHYSICS
- G21—NUCLEAR PHYSICS; NUCLEAR ENGINEERING
- G21D—NUCLEAR POWER PLANT
- G21D3/00—Control of nuclear power plant
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E30/00—Energy generation of nuclear origin
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E30/00—Energy generation of nuclear origin
- Y02E30/30—Nuclear fission reactors
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Plasma & Fusion (AREA)
- High Energy & Nuclear Physics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
1. Модуль логики приоритетов (PLM) в системе управления ядерным процессом, содержащиймножество входных портов, каждый входной порт ассоциирован с одним из множества приоритетов;множество выходных портов;порт выбора тестового режима, ассоциированный с сигналом выбора тестового режима, сигнал выбора тестового режима выбирает один из нормального режима или тестового режима, причем каждый режим ассоциирован с согласованием сигналов, принимаемых входными портами, с сигналами, посылаемыми выходными портами;конфигурируемую логику приоритетов, причем схема логики приоритетов отображает один из входных портов на один из выходных портов.2. Модуль логики приоритетов по п.1, причем модуль логики приоритетов содержит сложное устройство с программируемой логикой (CPLD).3. Модуль логики приоритетов по п.1, в котором логика приоритетов является компонентом в пределах модуля логики приоритетов, причем конфигурирование логики приоритетов включает в себя изменение по меньшей мере одного логического компонента.4. Модуль логики приоритетов по п.1, в котором логика приоритетов является конфигурируемой во время изготовления.5. Модуль логики приоритетов по п.1, причем модуль логики приоритетов является непрограммируемым в полевых условиях.6. Модуль логики приоритетов по п.1, причем модуль логики приоритетов дополнительно содержит тестовый выходной порт.7. Модуль логики приоритетов по п.1, причем модуль логики приоритетов конфигурирован, чтобы посылать по меньшей мере один выходной сигнал, сформированный из входного сигнала, принятого входным портом, ассоциированным с самым низким приоритетом.8. Модуль логики приоритетов по п.1, при�
Claims (20)
1. Модуль логики приоритетов (PLM) в системе управления ядерным процессом, содержащий
множество входных портов, каждый входной порт ассоциирован с одним из множества приоритетов;
множество выходных портов;
порт выбора тестового режима, ассоциированный с сигналом выбора тестового режима, сигнал выбора тестового режима выбирает один из нормального режима или тестового режима, причем каждый режим ассоциирован с согласованием сигналов, принимаемых входными портами, с сигналами, посылаемыми выходными портами;
конфигурируемую логику приоритетов, причем схема логики приоритетов отображает один из входных портов на один из выходных портов.
2. Модуль логики приоритетов по п.1, причем модуль логики приоритетов содержит сложное устройство с программируемой логикой (CPLD).
3. Модуль логики приоритетов по п.1, в котором логика приоритетов является компонентом в пределах модуля логики приоритетов, причем конфигурирование логики приоритетов включает в себя изменение по меньшей мере одного логического компонента.
4. Модуль логики приоритетов по п.1, в котором логика приоритетов является конфигурируемой во время изготовления.
5. Модуль логики приоритетов по п.1, причем модуль логики приоритетов является непрограммируемым в полевых условиях.
6. Модуль логики приоритетов по п.1, причем модуль логики приоритетов дополнительно содержит тестовый выходной порт.
7. Модуль логики приоритетов по п.1, причем модуль логики приоритетов конфигурирован, чтобы посылать по меньшей мере один выходной сигнал, сформированный из входного сигнала, принятого входным портом, ассоциированным с самым низким приоритетом.
8. Модуль логики приоритетов по п.1, причем модуль логики приоритетов сертифицирован для использования в системе управления ядерным процессом класса 1Е, причем входные порты конфигурированы, чтобы принимать сигналы класса 1E, включающие в себя множество пар входов, и причем выходные порты конфигурированы, чтобы посылать сигналы, включающие в себя множество пар выходов.
9. Модуль логики приоритетов по п.8, содержащий четыре входных порта, каждый из которых конфигурирован, чтобы принимать пару входов, ассоциированную с приоритетом, один выходной порт, конфигурированный, чтобы посылать одну пару выходов на устройство приведения в действие, и один тестовый выходной порт, конфигурированный, чтобы посылать одну пару тестовых выходов в устройство тестирования.
10. Модуль логики приоритетов по п.9, в котором (Вход1 A, Вход1 B) является парой входов, ассоциированной с входным портом наивысшего приоритета, (Вход2 A, Вход2 B) является парой входов, ассоциированной с входным портом второго по высоте приоритета, (Вход3 A, Вход3 B) является парой входов, ассоциированной с входным портом третьего по высоте приоритета, (Вход4 A, Вход4 B) является парой входов, ассоциированной с входным портом четвертого по высоте приоритета, выбор тестового режима является сигналом, установленным в '0', (Выход1 A, Выход1 B) является парой выходов, (Тестовый Выход1 A, Тестовый Выход1 B) является парой тестовых выходов, причем пара выходов и пара тестовых выходов формируются из пар входов, при этом следующая таблица представляет функциональное поведение логики приоритетов:
где '1' указывает сигнал '1', '0' указывает сигнал '0' и 'x' указывает <безразлично>.
11. Модуль логики приоритетов по п.9, в котором (Вход1 A, Вход1 B) является парой входов, ассоциированной с входным портом наивысшего приоритета, (Вход2 A, Вход2 B) является парой входов, ассоциированной с входным портом второго по высоте приоритета, (Вход3 A, Вход3 B) является парой входов, ассоциированной с входным портом третьего по высоте приоритета, (Вход4 A, Вход4 B) является парой входов, ассоциированной с входным портом четвертого по высоте приоритета, выбор тестового режима является сигналом, установленным в '1', (Выход1 A, Выход1 B) является парой выходов, (Тестовый Выход1 A, Тестовый Выход1 B) является парой тестовых выходов, причем пара выходов и пара тестовых выходов формируется из пар входов, при этом следующие таблицы представляют функциональное поведение логики приоритетов:
где '1' указывает сигнал '1', '0' указывает сигнал '0' и 'x' указывает <безразлично>.
12. Модуль логики приоритетов в системе управления ядерным процессом, содержащий
множество входных портов и выходной порт,
предварительно программируемую схему логики приоритетов, причем схема логики приоритетов отображает один из входных портов на выходной порт, и
схему запрета программируемости, связанную со схемой логики приоритетов, причем схема запрета программируемости деактивирует функцию программирования схемы логики приоритетов.
13. Модуль логики приоритетов по п.12, в котором схема запрета программируемости заземляет тактовый сигнал программирования схемы логики приоритетов.
14. Модуль логики приоритетов по п.12, в котором схема логики приоритетов содержит сложное устройство с программируемой логикой (CPLD).
15. Модуль логики приоритетов по п.14, в котором схема логики приоритетов содержит порт группы совместных тестовых действий (JTAG), при этом схема запрета программируемости заземляет сигнал ТСК порта группы совместных тестовых действий.
16. Способ тестирования, содержащий
выбор тестового режима из сигнала выбора тестового режима;
прием множества входных сигналов, причем каждый входной сигнал является сигналом класса 1Е, ассоциированным с приоритетом;
формирование по меньшей мере одного выходного сигнала из входных сигналов;
формирование выходного сигнала из входного сигнала самого низкого приоритета;
формирование тестового выходного сигнала из входных сигналов;
посылку выходного сигнала в исполнительное устройство; и
посылку тестового выходного сигнала на устройство тестирования.
17. Способ по п.16, причем способ реализуется модулем логики приоритетов (PLM), причем сигнал выбора тестового режима указывает нормальный режим или тестовый режим, причем входные сигналы содержат множество пар входов, выходной сигнал содержит пару выходов и тестовый выходной сигнал содержит пару тестовых выходов.
18. Способ по п.17, причем способ дополнительно содержит конфигурирование арбитражной логики.
19. Способ по п.18, в котором (Вход1 A, Вход1 B) является парой входов, ассоциированной с входным портом наивысшего приоритета, (Вход2 A, Вход2 B) является парой входов, ассоциированной с входным портом второго по высоте приоритета, (Вход3 A, Вход3 B) является парой входов, ассоциированной с входным портом третьего по высоте приоритета, (Вход4 A, Вход4 B) является парой входов, ассоциированной с входным портом четвертого по высоте приоритета, выбор тестового режима является сигналом, установленным в '0', (Выход1 A, Выход1 B) является парой выходов, (Тестовый Выход1 A, Тестовый Выход1 B) является парой тестовых выходов, причем пара выходов и пара тестовых выходов формируются из пар входов, при этом следующая таблица представляет функциональное поведение логики приоритетов:
где '1' указывает сигнал '1', '0' указывает сигнал '0' и 'x' указывает <безразлично>.
20. Способ по п.18, в котором (Вход1 A, Вход1 B) является парой входов, ассоциированной с входным портом наивысшего приоритета, (Вход2 A, Вход2 B) является парой входов, ассоциированной с входным портом второго по высоте приоритета, (Вход3 A, Вход3 B) является парой входов, ассоциированной с входным портом третьего по высоте приоритета, (Вход4 A, Вход4 B) является парой входов, ассоциированной с входным портом четвертого по высоте приоритета, выбор тестового режима является сигналом, установленным в '1', (Выход1 A, Выход1 B) является парой выходов, (Тестовый Выход1 A, Тестовый Выход1 B) является парой тестовых выходов, причем пара выходов и пара тестовых выходов формируется из пар входов, при этом следующие таблицы представляют функциональное поведение логики приоритетов:
при этом функциональное поведение пары выхода представлено в следующей таблице
где '1' указывает сигнал '1', '0' указывает сигнал '0' и 'x' указывает <безразлично>.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/945,660 US8527668B2 (en) | 2010-11-12 | 2010-11-12 | Priority logic module |
US12/945,660 | 2010-11-12 |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2011145767A true RU2011145767A (ru) | 2013-05-20 |
RU2595908C2 RU2595908C2 (ru) | 2016-08-27 |
Family
ID=45002683
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2011145767/08A RU2595908C2 (ru) | 2010-11-12 | 2011-11-10 | Модуль логики приоритетов |
Country Status (5)
Country | Link |
---|---|
US (1) | US8527668B2 (ru) |
EP (1) | EP2453576B1 (ru) |
KR (2) | KR101346198B1 (ru) |
CN (1) | CN102543226B (ru) |
RU (1) | RU2595908C2 (ru) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8699653B2 (en) * | 2011-10-24 | 2014-04-15 | Westinghouse Electric Company, Llc | Method of achieving automatic axial power distribution control |
US10289186B1 (en) * | 2013-10-31 | 2019-05-14 | Maxim Integrated Products, Inc. | Systems and methods to improve energy efficiency using adaptive mode switching |
US11209897B2 (en) * | 2014-04-25 | 2021-12-28 | Lenovo (Singapore) Pte. Ltd. | Strengthening prediction confidence and command priority using natural user interface (NUI) inputs |
US9927784B2 (en) | 2014-12-04 | 2018-03-27 | At&T Intellectual Property I, L.P. | Ubiquitous computing methods and apparatus |
US10268613B2 (en) | 2016-02-23 | 2019-04-23 | Lockheed Martin Corporation | Redundant control system devoid of programmable devices |
CN106527392B (zh) * | 2016-10-21 | 2019-03-26 | 福建福清核电有限公司 | 一种优先级逻辑模块检测装置及方法 |
WO2018137142A1 (zh) * | 2017-01-24 | 2018-08-02 | 北京广利核系统工程有限公司 | 核电站优先级管理系统 |
CN111464461B (zh) * | 2019-01-22 | 2022-05-03 | 清华大学 | 用于交换机的优先级调度方法和装置 |
CN110460542B (zh) * | 2019-08-13 | 2022-01-14 | 中核控制系统工程有限公司 | 核电厂dcs系统级联数据交换系统及其数据交换方法 |
CN111308935B (zh) * | 2020-02-27 | 2021-01-29 | 北京广利核系统工程有限公司 | 一种优先级管理产品自动测试装置及方法 |
RU2762545C1 (ru) * | 2021-04-02 | 2021-12-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
CN113571218A (zh) * | 2021-07-08 | 2021-10-29 | 中国核电工程有限公司 | 一种核电站的优先级选择系统 |
CN113488211B (zh) * | 2021-07-15 | 2022-09-27 | 华能山东石岛湾核电有限公司 | 基于macs6平台用于高温气冷堆厂用水系统的控制方法 |
CN115497654B (zh) * | 2022-09-19 | 2023-09-12 | 中国核动力研究设计院 | 一种反应堆保护系统ecp手动指令的试验方法、装置及系统 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5745539A (en) | 1995-11-14 | 1998-04-28 | Westinghouse Electric Corporation | Apparatus and method for prioritization of multiple commands in an instrumentation and control system |
CN1091269C (zh) * | 1997-09-08 | 2002-09-18 | 刘从章 | 一种应用到逻辑控制器上的逻辑控制方法 |
US6324676B1 (en) * | 1999-01-14 | 2001-11-27 | Xilinx, Inc. | FPGA customizable to accept selected macros |
EP1433185B1 (en) * | 2001-09-24 | 2007-11-28 | Westinghouse Electric Company LLC | Interface module for a controlled component |
US6842669B2 (en) * | 2001-09-24 | 2005-01-11 | Westinghouse Electric Company Llc | Component interface module |
US7093168B2 (en) * | 2002-01-22 | 2006-08-15 | Honeywell International, Inc. | Signal validation and arbitration system and method |
US7890946B2 (en) * | 2004-05-11 | 2011-02-15 | Microsoft Corporation | Efficient patching |
US7084660B1 (en) * | 2005-04-04 | 2006-08-01 | International Business Machines Corporation | System and method for accelerated detection of transient particle induced soft error rates in integrated circuits |
KR100926013B1 (ko) | 2007-08-31 | 2009-11-11 | 두산중공업 주식회사 | 현장기기연계모듈 |
-
2010
- 2010-11-12 US US12/945,660 patent/US8527668B2/en active Active
-
2011
- 2011-11-10 EP EP11188718.8A patent/EP2453576B1/en active Active
- 2011-11-10 RU RU2011145767/08A patent/RU2595908C2/ru active
- 2011-11-11 CN CN201110356396.XA patent/CN102543226B/zh active Active
- 2011-11-14 KR KR1020110118518A patent/KR101346198B1/ko active IP Right Grant
-
2013
- 2013-06-13 KR KR1020130067820A patent/KR102019484B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
KR101346198B1 (ko) | 2014-01-02 |
EP2453576A2 (en) | 2012-05-16 |
EP2453576B1 (en) | 2019-02-20 |
KR20130080464A (ko) | 2013-07-12 |
CN102543226A (zh) | 2012-07-04 |
US20120124255A1 (en) | 2012-05-17 |
RU2595908C2 (ru) | 2016-08-27 |
EP2453576A3 (en) | 2012-08-15 |
KR20120051597A (ko) | 2012-05-22 |
US8527668B2 (en) | 2013-09-03 |
CN102543226B (zh) | 2015-08-19 |
KR102019484B1 (ko) | 2019-09-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2011145767A (ru) | Модуль логики приоритетов | |
WO2018223778A1 (zh) | 一种用于数字化pet探测器的时钟分配装置 | |
WO2011010142A3 (en) | Level-shifter circuit | |
JP2013149310A5 (ru) | ||
CN103376400A (zh) | 芯片测试方法及芯片 | |
EP2001133A3 (en) | A programmable logic device having complex logic blocks with improved logic cell functionality | |
WO2014080872A3 (ja) | 再構成可能な半導体装置の論理構成方法 | |
CN102169150A (zh) | 基于矩阵开关的并行测试系统 | |
EP3056998A3 (en) | Configurable serial and pulse width modulation interface | |
CN107636478A (zh) | 用于注入测试信号以测试交流耦合互连的发射机 | |
JP2016509810A5 (ru) | ||
JP2009524319A (ja) | 分周器回路 | |
CN109857024B (zh) | 人工智能模块的单元性能测试方法和系统芯片 | |
RU166042U1 (ru) | Адаптер сопряжения | |
CN101477173B (zh) | 单板的电路测试方法和单板 | |
Kasunde et al. | Improved Design of Low Power TPG Using LP-LFSR | |
Samuelsen et al. | Design of a general purpose platform for easy setup of low-cost remote laboratories in electronics | |
JP2017129437A5 (ru) | ||
US10659053B2 (en) | Live power on sequence for programmable devices on boards | |
US8866509B1 (en) | Flip-flop array with option to ignore control signals | |
CN205487031U (zh) | 一种基于双核心控制模块的电子技术实验装置 | |
TWI496417B (zh) | 信號輸入電路和方法以及具有信號輸入電路的晶片 | |
Giorgio et al. | Design of a reliable Bluetooth interface for FPGA-based Embedded Systems | |
CN106547929A (zh) | 一种fpga时钟网络设计 | |
Dziuba et al. | An Educational Model of the Time Space Switch Realized in the FGPA Circuit |