KR20120051597A

KR20120051597A - 우선순위 로직 모듈

Info

Publication number: KR20120051597A
Application number: KR1020110118518A
Authority: KR
Inventors: 존 에이. 디바르톨로메오; 케빈 허드슨; 게리 티. 후프톤; 피터 피. 크랄; 아제이 피. 미쉬라; 후안 브이. 응우옌; 프란시스 더블유. 주니어 워커
Original assignee: 인벤시스 시스템즈, 인크.
Priority date: 2010-11-12
Filing date: 2011-11-14
Publication date: 2012-05-22
Anticipated expiration: 2031-11-14
Also published as: CN102543226B; RU2595908C2; EP2453576A3; KR101346198B1; US8527668B2; US20120124255A1; KR20130080464A; RU2011145767A; CN102543226A; EP2453576B1; EP2453576A2; KR102019484B1

Abstract

핵 처리 제어 시스템에서, 우선순위 로직 모듈(PLM)이 제공된다. 우선순위 로직 모듈은, 각각의 입력 포트가 복수의 우선순위들 중 하나와 연관되는 복수의 입력 포트들, 복수의 출력 포트들, 및 테스트 모드 선택 신호와 연관된 테스트 모드 선택 포트를 포함한다. 테스트 모드 선택 신호는 정상 모드 또는 테스트 모드 중 하나를 선택하며, 각각의 모드는 입력 포트들에 의해 수신된 신호들을 출력 포트들에 의해 전송된 신호들에 매칭시키는 것과 연관된다. 우선순위 로직 모듈은 구성 가능한 우선순위 로직 회로를 더 포함하며, 우선순위 로직 회로는 입력 포트들 중 하나를 출력 포트들 중 하나로 매핑한다.

Description

우선순위 로직 모듈{PRIORITY LOGIC MODULE}

본 발명은 우선순위 로직 모듈에 관한 것이다.

핵 발전소는 예를 들어 온도, 압력, 흐름 및 중성자 플럭스와 같은 프로세스 파라미터들을 모니터링하는 다양한 센서들과, 제어기들, 안전 로직 회로, 또는 안전 구동(actuation) 시스템들에게 커맨드(command)를 발행하는 제어 시스템들을 포함할 수 있는 복잡한 시스템이다. 핵 환경은 엄격한 안전 조치들을 강제하는 다양한 규제하에 놓인다. 예를 들어, 안전 조치들은 안전 및 비안전 장비, 하드웨어 리던던시(redundancy) 등을 분리하고, 다양한 기구(instrumentation)를 결합하는 것을 포함한다. 통상적으로, 각각의 측정된 특성 및/또는 파라미터의 경우에, 3개 내지 4개의 독립적인 센서들로부터의 신호들이 플랜트(plant) 동작 도중 수집된다. 상기 신호들은 처리되어 성능을 모니터링하고, 관련 기구의 정확한 동작을 검증하고, 프로세스 이상(anomaly)들을 검출하는데 이용된다. 우선순위 로직 모듈(priority logic module: PLM)은 개시하는 안전 및/또는 제어 시스템들과 상기 안전 및/또는 제어 시스템들에 연결된 다수의 구동 장치들 간에 배치된 로직 컴포넌트이다. PLM은 안전 및/또는 비-안전 커맨드를 수신하고 다수의 장치 구동 명령들로부터의 우선순위 커맨드 신호를 선택함에 의해서 충돌하는 명령들에 응답하여 커맨드들 간에서 중재한다.

일 실시예에서, 핵 처리 제어 시스템에서, 우선순위 로직 모듈(PLM)이 제시된다. 이러한 우선순위 로직 모듈은 다수의 입력 포트들, 다수의 출력 포트들, 및 테스트 모드 선택 신호와 연관된 테스트 모드 선택 포트를 포함하며, 상기 다수의 입력 포트들 각각은 다수의 우선순위들 중 하나와 연관된다. 테스트 모드 선택 신호들은 정상 모드 또는 테스트 모드 중 하나를 선택하며, 각 모드는 입력 포트들에 의해 수신되는 신호들을 출력 포트들에 의해 전송된 신호들에 매칭시키는 것과 연관된다. 우선순위 로직 모듈은 구성가능한 우선순위 로직 회로를 추가로 포함하며, 여기서 우선순위 로직 회로는 입력 포트들 중 하나를 출력 포트들 중 하나에 매핑한다.

일 실시예에서, 핵 처리 제어 시스템에서, 우선순위 로직 모듈이 제시된다. 이러한 우선순위 로직 모듈은 다수의 입력 포트들 및 하나의 출력 포트, 사전-프로그래밍된 우선순위 로직 회로, 및 상기 우선순위 로직 회로에 연결된 프로그래밍가능성 억제기(programmability inhibitor)를 포함하며, 상기 우선순위 로직 회로는 상기 다수의 입력 포트들 중 하나를 상기 출력 포트에 매핑하며, 상기 프로그래밍가능성 억제기는 상기 우선순위 로직 회로의 프로그래밍 기능을 디스에이블한다.

일 실시예에서, 테스트를 위한 방법이 제시된다. 상기 방법은 테스트 모드 선택 신호로부터 테스트 모드를 선택하는 단계 및 다수의 입력 신호들을 수신하는 단계를 포함하며, 여기서 각 입력 신호는 하나의 우선순위와 연관된 클래스 1E 신호이다. 상기 방법은 상기 입력 신호들로부터 적어도 하나의 출력 신호를 생성하는 단계, 가장 낮은 우선순위 입력 신호로부터 출력 신호를 생성하는 단계, 상기 입력 신호들로부터 테스트 출력 신호를 생성하는 단계, 상기 출력 신호를 가동 (actuating) 디바이스로 전송하는 단계, 및 상기 테스트 출력 신호를 테스트 디바이스로 전송하는 단계를 더 포함한다.

이러한 특징들 및 다른 특징들은 첨부된 도면들 및 청구항들과 함께 고려되는 이하의 상세한 설명으로부터 더 명확히 이해될 것이다.

본 발명의 더 완벽한 이해를 위하여, 이제 첨부된 도면들 및 상세한 설명과 관련하여 고려되는 이하의 간단한 설명을 참조하고, 여기서 동일한 참조 번호들은 동일한 부분들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 프로세스 제어 시스템의 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 우선순위 로직 모듈(priority logic module; PLM) 아키텍쳐의 블록 다이어그램이다.
도 3은 본 발명의 일 실시예에 따른 입력/출력 구조를 예시한다.
도 4는 본 발명의 일 실시예에 따른 우선순위 로직의 기능적 거동을 예시한다.
도 5는 본 발명의 일 실시예에 따른 테스트 방법의 흐름도이다.
도 6은 본 발명의 일 실시예에 따른 예시적인 컴퓨터 시스템을 도시한다.

비록 이하에서 하나 이상의 실시예들의 예시적인 구현들이 기술되지만, 개시된 시스템들 및 방법들은 현재 공지되어 있든 아직 존재하지 않든 임의 개수의 기술들을 사용하여 구현될 수 있음이 처음에 이해되어야 한다. 본 발명은 이하에서 예시된 예시적인 구현들, 도면들, 및 기술들에 결코 제한되지 않아야 하며, 첨부된 청구항들의 범위 및 이들의 전체 균등 범위 내에서 변형될 수 있다.

높은 신뢰도의 자동화된 프로세스 제어 애플리케이션들에서 사용하기 위한 복합 프로그래머블 로직 소자(CPLD)를 사용하여 구현되는 우선순위 로직 모듈(PLM)이 개시된다. 우선순위 로직 모듈은, 일 실시예에서, 클래스 1E 핵처리 제어 시스템에서 사용될 수 있다. 우선순위 로직 모듈은 다수의 입력들을 수신하고, 우선순위화 로직에 기초하여, 입력들로부터 단일 제어 출력을 생성한다. 예를 들어, 네 개의 상이한 입력들에 기초하여, 우선순위 로직 모듈은 솔레노이드의 활성화를 시그널링하거나 솔레노이드의 비활성화를 시그널링한다. 입력들은 하나 이상의 수동 오버라이드(override) 입력들 및 하나 이상의 자동화된 처리 제어 입력들을 포함할 수 있다. 우선순위 로직 모듈은 테스트 동작 모드에서 우선순위 로직 모듈을 배치할 수 있는 테스트 모드 입력을 추가로 수신한다.

복합 프로그래머블 로직 소자에서 우선순위 로직 모듈을 구현하는 것은 우선순위 로직을 변경하는 것과 연관된 증명 비용들의 감소를 촉진한다. 우선순위 로직은 제공되고 있는 특정 제어 기능에 따라 상이할 수 있다. 예를 들어, 반응기 제어 로드들을 제어하기 위한 우선순위 로직은 냉각수 밸브를 제어하는 우선순위 로직과 상이할 수 있다. 만약 두 개의 상이한 로직적 기능들이 제 1 주문형 반도체(ASIC) 및 제 2 주문형 반도체에서 구현된다면, 두 주문형 반도체들 모두에서 완전히 독립적인 증명 검사를 수행하는 것이 필요할 수 있다. 이러한 증명 검사는 매우 고가이고 시간소모적일 수 있고 방사 테스트, 환경 테스트, 면진 (seismic) 테스트, 수행된 배출 테스트, 방사된 배출 테스트 등과 같은 물리적 테스트들을 수반할 수 있다. 동일한 하드웨어 아이템, 주어진 복합(complex) 프로그래밍 가능한 로직 디바이스가, 재프로그래밍에 의해 상이한 우선순위(priority) 로직을 구현하도록 사용될 수 있기 때문에, CPLD 구현된 우선순위 로직 모듈은 한 번(once) 증명될 수 있고(certified) 상이한 우선순위 로직 기능 프로그래밍이 훨씬 덜 비싸고 훨씬 덜 시간 소비적인 변경 영향 분석 기록(change impact analysis document)에 의해 지원될 수 있다.

일 실시예에서, 우선순위 로직 모듈은 프로그래밍 클록을 접지(grounding)시키고 인클로저(enclosure) 내에 우선순위 로직 모듈을 패키징함으로써 필드 내에서 우선순위 로직 모듈을 재프로그래밍하거나 또는 빼돌리기(pirate) 위한 시도들을 방지(deter)한다. 예를 들어, 우선순위 로직 모듈이 제조되고 그것의 어셈블리(assembly)를 완료하고 있을 때, 최종 단계는 프로그래밍 클록을 접지하고 우선순위 로직 모듈을 인클로징(enclosing)하는 과정을 포함할 수 있다. 이것은 클래스 1E 원자력 환경(nuclear environment)에서 사용하기 위한 우선순위 로직 모듈이 필드 프로그래밍 가능하지 않은 규제적 구속(regulatory stricture)을 지원한다. 반면에, 본 명세서에서 제시되는 우선순위 로직 모듈은 제조 및/또는 개발 연구 환경에서 손쉬운 재프로그래밍을 용이하게 한다. 예를 들어, 우선순위 로직 모듈은 전형적인 테스트-교정 사이클에서 프로그래밍 설계 또는 로직 설계를 발전시키기 위해 개발자들에 의해 신속하고 편리하게 재프로그래밍될 수 있다. 우선순위 로직 모듈은 엔지니어링 개발을 지원하는 로직 버전의 식별을 리드 아웃(reading out)하는 것을 용이하게 한다.

우선순위 로직 모듈은 우선순위 로직을 테스트하면서 동시에 높은 신뢰성(reliability) 필드 디바이스, 예를 들어, 솔레노이드의 계속된 제어를 제공하는 테스팅 동작 모드를 지원한다. 예를 들어, 테스팅 동작 모드에서, 3개의 가장 높은 우선순위 입력들이 정상 동작 모드 동안 우세한(prevail) 우선순위 로직에 따라 테스트 출력을 구동(drive)하는 동안 낮은 우선순위 입력은 필드 디바이스를 제어하는 출력을 구동(drive)시킬 수 있다.

도 1 은 다수의 입력 시스템들(110), 베이스플레이트(135)에 결합되는 적어도 하나의 PLM(140)을 포함하는 우선순위 로직 컴포넌트(130), 적어도 하나의 가동 디바이스(180) 및 테스트 디바이스(190)를 포함하는 프로세스 제어 시스템(100)의 일 실시예를 도시한다. 일 실시예에서, 상기 PLM(140)은 프로그래밍가능성(programmability)이 디스에이블될 수 있는 CPLD를 포함할 수 있다. 다른 실시예에서, 상기 PLM(140)은 프로그래밍가능성이 디스에이블될 수도 있는 필드 프로그래머블 게이트 어레이(FPGA)를 포함할 수 있다. 일 실시예에서, 4개의 PLM들(140)이 상기 베이스플레이트(135)에 결합될 수 있다.

일 실시예에서, 상기 PLM(140)은 클래스 1E 원자력 프로세스 제어 시스템에서의 이용을 위해 공인될 수 있고, 여기서 클래스 1E는 긴급 원자로 폐쇄에 필수적인 전기 장비 및 시스템들의 안전 분류로서 정의된다. 일 실시예에서, 1E 원자력 프로세스 제어 시스템에서의 이용을 위한 공인은 전력연구소(EPRI) 기술 결과(TR) 107330 표준과의 합의(compliance)를 포함할 수 있다. 상기 PLM(140)은 다수의 표준들에 따라 작동할 수 있다. 예컨대, 일부 실시예들에서, 상기 PLM(140)은 이하의 표준들 중 하나 이상의 요구조건들을 따를 수 있다: 소프트웨어 검증 및 비준을 위한 전기 전자 통신 학회(IEEE) 1012 표준, 국제 전자기술 위원회(IEC) 61513, IEC 60880, 원자력 규제 위원회(NRC) 규정 및 가이드라인(RG) 1.180, 및 NRC 디지털 기구 및 제어 임시 스태프 가이드라인 DI&C-ISG-04.

1E 핵 처리 제어 시스템에서의 이용을 위한 제어 디바이스들의 공인은 다음의 테스트들 중 하나 이상을 포함할 수 있다. 상기 베이스플레이트(135)에 결합되는 상기 PLM들(140)이 챔버 내에 위치되어 감마선들로 방사되는 방사 테스트가 수행될 수 있다. 환경적인 테스트는 극단적인 온도와 습도로, PLM(140)이 챔버에 위치한 곳에서 수행될 수 있다. 진동(seismic) 테스트는 PLM(140)이 테스트 고정체(fixture)에 볼트로 고정된 상태에서 5번의 커다란 지진 및 한 번의 매우 격렬한 지진을 시뮬레이션하기 위해 흔들면서 수행될 수 있다.

도전된 방출(conducted emissions) 테스트는 PLM(140)이 PLM(140)에 연결된 와이어들이 다른 장비에 영향을 미칠 수 있는 PLM(140)으로부터 방출되는 잡음에 대하여 테스트되도록, PLM(140)을 동작시키면서 수행될 수 있다. 방사(radiated) 방출 테스트는 PLM이 동작하는 동안 수행될 수 있다. 도전된 민감성(susceptibility) 테스트는 PLM(140)이 동작중인 동안 연결된 와이어에 잡음이 주입되어 PLM(140)이 이러한 조건 하에서 정확하게 동작하는 것을 지속할 수 있는지 여부를 확인하기 위해 수행될 수 있다. 방사 민감성 테스트는 PLM(140)이 동작중인 동안 광 대역 주파수 범위를 통해 무선 주파수 잡음을 방사시켜 PLM(140)이 이러한 조건하에서 정확하게 동작하는 것을 지속할 수 있는지 여부를 확인하기 위해 수행될 수 있다. 자기장 방사 민감성 테스트는 PLM(140)이 동작하는 동안 강력한 자기장을 PLM(140) 주위에 생성하여 PLM(140)이 이러한 조건 하에서 정확하게 동작하는 것을 지속할 수 있는지 여부를 확인하기 위해 수행될 수 있다.

전기적 고속 트랜지언트-서지-링웨이브(transient-surge-ringwave) 테스트는 PLM(140)이 동작 중인 동안 PM(140)으로 연결된 선들로 커다란 전압 스파이크들 또는 일련의 전압 스파이크들이 주입되어 PLM(140)이 이러한 조건하에서도 정확하게 동작하는 것을 지속할 수 있는지 여부를 확인하기 위해 수행될 수 있다. 정전(electrostatic) 디스차지 테스트는 PLM(140)이 동작하는 동안 PLM(140)의 금속 부분들 또는 PLM(140) 근처의 공간 중 하나에 커다란 정전 차지들이 디스차지되도록 하여 PLM(140)이 이러한 조건하에서 정확하게 동작하는 것을 지속할 수 있는지 여부를 확인하기 위해 수행될 수 있다.

이것들과 다른 테스트들을 수행하는 것은 상당한 양의 시간과 비용을 소비할 수 있음이 인식될 것이다. 주어진 복합 프로그래밍가능 로직 디바이스는 복합 프로그래밍가능 로직 디바이스의 프로그램된 로직이 변화하기 때문에 단순히 이러한 테스트들을 반복할 필요가 없는 상기 식별된 테스트들을 성공적으로 패스한다는 것이 인식되어야 한다. 프로그래밍이 변화할 경우, PLM(140)으로의 변화들은 변화 영향 분석 문서에 의해 간단히 지원될 수 있다.

우선순위의 로직 컴포넌트(130)는 입력 시스템들(110)로부터 다수의 신호들을 수신할 수 있고 PLM(140)으로 다수의 신호들을 포워딩할 수 있다. PLM(140)은 정상 모드 로직 또는 테스트 모드 로직을 사용하여 다수의 신호들을 생성할 수 있고, PLM(140)은 우선순위 로직 컴포넌트(130)로 신호들을 포워딩할 수 있다. 우선순위 로직 컴포넌트(130)는 적어도 하나의 작동 디바이스(180)로 신호들 중 적어도 하나를 송신할 수 있고, PLM(140)은 테스트 디바이스(190)로 신호들 중 하나를 송신할 수 있다. 일 실시예에서, 바닥판(135)은 입력 시스템(110)과 PLM(140) 사이및 PLM(140)과 작동 디바이스(180) 사이 또는 작동 디바이스들(180) 사이의 연결을 제공한다. 일 실시예에서, 바닥판(135)은 하나 이상의 PLM(140)들에 의한 사용을 위해 과잉 전력 소스들을 제공할 수 있다.

도 2 는 PLM(140), 인클로저(enclosure)(141), 다수의 입력들(120), 출력(160) 및 테스트 출력(165)을 포함하는 PLM 아키텍처(200)의 실시예를 도시한다. 각각의 입력(120)은 입력 포트(121)와 연관되고; 출력(160)은 출력 포트(161)과 연관되며; 그리고 테스트 출력(165)은 테스트 출력 포트(166)와 연관된다. PLM 아키텍처(200)는 테스트 인에이블(enable)1 포트(123)와 연관된 테스트 인에이블1(122) 신호와 테스트 인에이블2 포트(125)와 연관된 테스트 인에이블2(124) 신호를 포함하는 테스트 모드 선택(126)을 더 포함한다. PLM 아키텍처(200)는 정상 모드 중재 로직 테이블(410) 및 테스트 모드 중재 로직 테이블(420)을 포함하는 우선순위 로직(220)을 포함한다. PLM 아키텍처(200)는 프로그래밍 포트(231)와 연관되는 프로그래밍 포트 클록 입력(230)을 포함한다. 실시예에서, 입력들(120)은 클래스 1E 디바이스들에 의해 생성되는 클래스 1E 신호들을 포함할 수 있다.

실시예에서, 인클로져(141)는 디바이스, PLM(140)으로의 액세스를 방지하는 예를 들어 박스 또는 커버를 포함할 수 있다. 각 입력(121)은 예를 들어 PLM(140)으로 프로그래밍되는 로직에 의해 우선순위와 연관될 수 있다. 여기서 사용되는 바와 같이, "제1 우선순위 입력 포트"라는 용어는 가장 높은 우선순위와 연관되는 입력 포트를 표시하고, "제2 우선순위 입력 포트"라는 용어는 두 번째로 높은 우선순위와 연관되는 입력 포트를 표시하고, "제3 우선순위 입력 포트"라는 용어는 세 번째로 높은 우선순위와 연관되는 입력 포트를 표시하고, "최저 우선순위 입력 포트"는 가장 낮은 우선순위와 연관되는 입력 포트 등을 표시한다. PLM(140)은 입력 포트들(121)과 연관되는 우선순위들에 기반하여, 출력(160) 및 테스트 출력(165)을 생성하기 위해 적어도 하나의 입력(120)을 선택하는 입력들(120) 간에 중재하기 위한 중재 방식을 실행할 수 있다. 입력들 사이에 우선순위, 및 특정 입력 포트들로의 "제1 우선순위 입력 포트," 및 "제2 우선순위 입력 포트" 등은 PLM(140)의 프로그래밍에 기반하여 가변될 수 있다.

우선순위 로직은 다양한 이유들에 대하여 가변될 수 있다. 예를 들어, 특정 필드 디바이스와 연관되는 제어 전략 및/또는 제어 정책이 가변될 수 있기 때문에 우선순위 로직은 가변될 수 있다. 대안적으로, 우선순위 로직은 PLM(140)이 상이한 필드 디바이스를 갖는 이용에 대하여 타겟화될 수 있다. 여기서 사용되는 바와 같이, PLM(140)의 우선순위를 변화시키거나 그리고/또는 재프로그래밍하는 개념은 제1 우선순위 로직을 제1 PLM(140)에 프로그래밍하고 그리고 제2 우선순위 로직을 제2 PLM(140)에 프로그래밍하는 개념을 포함하고, 여기서 제1 PLM(140) 및 제2 PLM(140)은 이전에 비-프로그래밍되었을 수 있거나 그리고/또는 컴플렉스 프로그래머블 로직 디바이스의 제조자로부터 수신되었던 상태에 있을 수 있다.

일 실시예에 있어서, PLM(140)은 네 개의 입력 포트들(121a-d)을 포함할 수 있고, 각각의 입력 포트(121)는 입력(120)을 수신하도록 구성된다. 도 2에 도시된 예시에 있어서, 입력 (120a)(도면에서는 '입력 1')는 가장 높은 우선순위 입력 포트와 연관된 신호이고, 입력 (120b)(도면에서는 '입력 2')는 두 번째 높은 우선순위 입력 포트와 연관된 신호이며, 입력 (120c)(도면에서는 '입력 3')는 세 번째 높은 우선순위 입력 포트와 연관된 신호이고, 그리고 입력 (120d)(도면에서는 '입력4')는 가장 낮은 우선순위 입력 포트와 연관된 신호이다. PLM(140)은 출력(160)(도면에서는 '출력1')을 전송하도록 구성된 출력 포트(161) 및 테스트 출력(165)(도면에서는 '테스트 출력1')을 전송하도록 구성된 테스트 출력 포트(166)을 추가로 포함할 수 있다. 일 실시예에 있어서, 테스트 모드에서, PLM(140)은 가장 낮은 우선순위 입력(120d)로부터 일반 모드 로직을 통하여 출력(160)을 생성할 수 있고 테스트 로직을 사용하여 모든 입력들(120a-d)로부터 테스트 출력(165)을 생성할 수 있다. 일 실시예에 있어서, 테스트 모드에서, PLM(140)은 테스트 모드 조정 로직 테이블(420)을 사용하요 출력(160) 및 테스트 출력(165)을 생성할 수 있다. 매뉴얼 테스트 모드에서, PLM(140)은 각각의 입력(120)을 별도로 작동시키고 단지 테스트 출력(165)을 생성하는 것에 의해 "노우-고우(No-Go)" 테스트를 처음에 수행할 수 있다. 이후에 PLM(140)은 각각의 입력(120)을 별도로 작동시키고 각각의 출력들(160)과 연관된 동작 디바이스들(180)의 작동을 확인하는 것에 의해 "고우(Go)" 테스트를 수행할 수 있다.

일 실시예에 있어서, 입력 포트들(121a-d)과 연관된 우선순위들은 PLM(140)이 어샘블링되는 환경에서 프로그래밍 가능할 수 있으나 예를 들어 PLM(140)이 제어 필드 디바이스들에 사용되는 가공 공장 또는 발전소와 같은, 필드 환경에서 프로그래밍 가능할 수 없을 수 있다. PLM (140) 은 프로그래밍 가능성 특징을 디스에이블하도록 조립될 수 있다. 예를 들어, PLM (140) 의 프로그래밍 클럭 핀은 접지될 수도 있다. 일부 배경에서, 이러한 것은 프로그래밍가능성 억제기라고 지칭될 수도 있다. 본 개시는 다른 실시예에서 프로그래밍 가능성 억제기가 다른 구성체들 및/또는 다른 방법들을 사용하여 구현되는 것도 고려한다. 그러나, 조립 환경에서 엔지니어 및 기술자는 프로그램가능성 특징을 다시 가능하게 할 수 있고 우선순위화 로직을 재프로그램할 수 있다. 예를 들어, 엔지니어는 인클로져를 제거하고, 예를 들어, 접지 점퍼 또는 접지 와이어와 같은 프로그래밍 클럭에 연결된 접지 (ground) 를 제거하고, 예를 들어 표준 인터페이스 케이블을 사용하여 PLM 을 재프로그램할 수 있다. 그러나, 현장 설정에서, 특별한 도구 없이, 인클러져는 제거될 수 없으며, 따라서, PLM 을 재프로그램하기 위한 접속은 불가능할 수 있다. 대안적으로, 인클로져는 특별한 도구 없이 현장에서 제거가능할 수 있으나, 인클러져 제거가 PLM 을 은밀히 변경시키는 것이 불합리할 정도로 상당한 시간이 걸리도록 할 수 있다. 추가적으로, 복잡한 프로그래머블 로직 디바이스의 도식적인 다이어그램들로의 접속 및/또는 복잡한 프로그래머블 로직 디바이스가 어떻게 동작하는지에 대한 정교한 엔지니어링 지식이 없이도, 현장 환경에서 일하는 고용자는 PLM (140) 의 디스에이블된 프로그램가능성 기능을 가능하게 하는 방법을 알 수 있다.

일 실시예에서, PLM (140) 은 메뉴얼 테스트 모드를 표시하는 테스트 모드 선택 (126) 을 수신하도록 구성될 수 있고, 신호는 테스트 인에이블1 (122) 신호 및 테스트 인에이블2 (124) 신호를 포함한다. PLM (140) 은 프로그래밍 포트 클럭 입력 (230) 에 더 연결될 수 있고, 프로그래밍 포트 클럭 입력 (230) 은 PLM 이 프로그램될 수 있는 프로그래밍 포트 (231) 을 클럭하도록 구성된다. 일 실시예에서, 프로그래밍 포트 클록 입력(230)은 PLM(140)의 프로그래밍가능성을 디스에이블시키도록 접지(ground)될 수 있다. 일 실시예에서, PLM(140)은 조인트 테스트 동작 그룹(JTAG:Joint Test Action Group) 포트를 포함하는 CPLD를 포함할 수 있으며, 상기 프로그래밍 포트 클록 입력은 TCK 신호를 포함할 수 있다.

도 3 은 입/출력 구조의 일 실시예를 도시한다. 일 실시예에서, 각각의 입력(120)은 2개의 신호들을 포함하는 입력 쌍(310)을 포함할 수 있다: 여기서, In A(313)는 입력 A(312) 및 입력 A LED(314)를 포함하며, In B(317)는 입력 B(316) 및 입력 B LED(318)를 포함한다. 입력 A LED(314) 및 입력 B LED(318)는 각각 언제 입력 A(312) 및/또는 입력 B(316)가 활성인지를 각각 표시하는 발광 다이오드(LED)를 포함하는 반도체 광원을 포함할 수 있다. 입력 A(312) 및 입력 B(316)는 예컨대 2개의 독립 센서들과 같은 리던던트 기기(redundant instrumentation)에 의해 생성될 수 있다. Test Mode Select(126)는 입력 쌍(310)과 유사한 구조를 가질 수 있으며, 여기서 Test Enable 1(122) 및 Test Enable 2(124) 신호들은 각각 In A(313) 및 In B(317)과 동일한 구조를 포함할 수 있다.

일 실시예에서, PLM(140)은 4개의 입력 쌍들(310)을 수신하도록 구성될 수 있다. 일 실시예에서, 각각의 출력(160)은 2개의 신호들을 포함하는 출력 쌍(320)을 포함할 수 있다: Out A(323)는 출력 A(322) 및 출력 A LED(324)를 포함하며, Out B(327)는 출력 B(326) 및 출력 B LED(328)을 포함하며, 여기서 출력 A LED(324) 및 출력 B LED(328)는 각각의 출력들이 언제 활성인지를 표시하는 LED 신호를 각각 포함할 수 있다. 일 실시예에서, 출력 A(322) 및 출력 B(326)는 각각 4-비트 신호들을 포함한다. 각각의 테스트 출력(165)은 2개의 신호들을 포함하는 테스트 출력 쌍(330)을 포함할 수 있다: Test Out A(333)는 테스트 출력 A(332) 및 테스트 출력 A LED(334)를 포함하며, Test Out B(337)는 테스트 출력 B(336) 및 테스트 출력 B LED(338)를 포함하며, 여기서 테스트 출력 A LED(334) 및 테스트 출력 B LED(338)는 각각의 출력들이 언제 활성인지를 표시하는 LED 신호를 각각 포함할 수 있다. 실시예에서, 테스트 출력 A (332) 및 테스트 출력 B (336) 각각은 4-비트 신호를 포함한다.

도 4는 기능적 동작 테이블(400)에 나타나는, PLM(140)의 기능적 동작의 실시예를 도시한다. 기능적 동작 테이블(400)은 정상 모드 중재 로직 테이블(410), 테스트 모드 중재 로직 테이블 A(420a) 및 테스트 모드 중재 로직 테이블 B(420b)를 포함하고, '1'은 '1' 신호를 나타내며, '0'은 '0' 신호를 나타내며 'x'는 <상관없음>을 나타낸다. 실시예에서, 기능적 동작 테이블(400)에 나타난 기능적 동작은 다양한 방식들로(예를 들어 본질적으로 기능적이지만 룩-업 테이블을 기반으로 하지 않는 VHDL(very high definition language)로) 구현될 수 있다고 이해된다.

실시예에서, 정상 모드에서 PLM(140)의 기능적 동작은 정상 모드 중재 로직 테이블(410)로 나타내어질 수 있다. 예를 들어, PLM(140)의 입력들에 대하여 반응하는 PLM(140)의 출력은 정상 모드 중재 로직 테이블(410)에 의해 나타내어질 수 있다. 테스트 모드에서 테스트 출력들(330)에 관하여 PLM(140)의 기능적 동작은 테스트 모드 중재 로직 테이블 A(420a)에 의해 나타내어질 수 있다. 테스트 모드에서 출력들(320)에 관하여 PLM(140)의 기능적 동작은 테스트 모드 중재 로직 테이블 B(420b)에 의해 나타내어질 수 있다. 테스트 모드 출력들(320)은 오직 낮은 우선순위 입력들 입력4 A 및 입력 4 B에만 의존한다는 것에 주목하라.

실시예에서, 기능적 동작 테이블(400)에서의 테스트 모드 선택 엔트리는 테스트 모드 선택(126)을 포함할 수 있고 테스트 인에이블1(122) 신호 및 테스트 인에이블2(124) 신호의 곱일 수 있다. 실시예에서, 테스트 인에이블1(122) 신호 및 테스트 인에이블2(124) 신호를 모두 '1'로 설정하는 것은 테스트 모드를 가리킬 수 있다. 실시예에서, (입력1 A, 입력1 B)는 가장 높은 우선 순위 입력 포트와 연관된 입력(120) 신호를 표시할 수 있고, (입력2 A, 입력2 B)는 두 번째로 높은 우선 순위 입력 포트와 연관된 입력(120) 신호를 표시할 수 있고, (입력3 A, 입력3 B)는 세 번째로 높은 우선 순위 입력 포트와 연관된 입력(120) 신호를 표시할 수 있고, (입력4 A, 입력4 B)는 가장 낮은 우선 순위 입력 포트와 연관된 입력(120) 신호를 표시할 수 있고, (출력1 A, 출력1 B)는 출력(160)을 표시할 수 있으며, 그리고 (시험 출력1 A, 시험 출력1 B)는 시험 출력(165)을 나타낼 수 있다.

예를 들어, 정상 모드에서, 입력1 A 신호가 '1'인 경우, PLM(140)은 다른 입력들의 값들에 관계없이, 출력1 A 신호의 값을 '1'로, 출력1 B 신호의 값을 '0'으로, 시험 출력1 A 신호의 값을 '1', 그리고 시험 출력1 B 신호의 값을 '0'으로 설정할 수 있다. 또 다른 예로, 시험 모드에서, 입력4 A 신호가 '1'인 경우, PLM(140)은 출력1 A 신호의 값을 '1'로, 출력1 B 신호의 값을 '0'으로 설정할 수 있고, 그리고 시험 출력1 A 신호 및 시험 출력1 B 신호의 값들은 3개의 높은 우선 순위 입력들에 의하여 결정될 수 있다. 테이블들(410, 420a 및 420b)에 의해 표현된 우선순위 로직(220)은 PLM(140)을 재프로그래밍함으로써 변경될 수 있다고 이해된다. 추가로, 동일한 기저판(135) 및/또는 동일한 우선순위 로직 컴포넌트(130)와 연관된 상이한 PLM들(140)은 상이한 우선순위 로직으로 프로그래밍될 수 있다. 따라서, 동일한 기저판(135) 및/또는 동일한 우선순위 로직 컴포넌트(130)와 연관된 상이한 PLM들(140)은 상이한 기능적 행동 테이블(400)을 각각 구현할 수 있다.

위에서 지적되듯이, 기능적 행동 테이블(400)의 도 4에서의 도시는 예시적인 실시예에서 PLM(140)의 행동을 분명하게 하고/하거나 설명하기 위한 디바이스이고, 표현된 기능성의 임의의 특정 구현을 암시하지 않는다. 일 실시예에 있어서, 기능적 동작 테이블(400)에서 개념적으로 표현된 우선순위 로직은 VHDL 구문들에서 구현되고, 동기화되며, PLM(140)의 복합 프로그램가능 로직 디바이스에 로드될 수 있다. 예컨대, 일 실시예에서, 우선순위 로직은 프로그래밍 언어들의 if-elsif-end 구조들과 유사한 일련의 VHDL 구문들에 의하여 구현될 수 있다.

예컨대, ROUT_VECT는 2개의 정상 출력들 출력1 A 및 출력1 B를 구동시키는 2비트 벡터를 정의할 수 있으며, TOUT_VECT는 2개의 테스트 출력들 테스트 출력1 A 및 테스트 출력1 B를 구동시키는 2비트 벡터를 정의할 수 있다. 2비트 벡터 VECT는 ROUT-VECT 및/또는 TOUT_VECT를 결정할때 조건부로 사용될 수 있는 중간 값을 정의할 수 있다. VECT는 다음과 같이 프로그램 언어들의 if-elsif-end 구조들과 유사한 VHDL 구문에서 정의될 수 있다.

"input"은 입력들(120), 예컨대 입력1 A, 입력1 B, 입력2 A, 입력2 B, 입력3 A, 입력3 B, 입력4 A, 및 입력4 B의 벡터를 포함할 수 있다. 2비트 벡터 ROUT_VECT는 다음과 같이 프로그램 언어들의 if-elsif-end 구조들과 유사한 VHDL 구문에서 정의될 수 있다.

"TEST"는 테스트가 선택되지 않을 때, TEXT가 0의 값과 같도록 테스트 모드 선택(126)에 기초하여 결정될 수 있다. "IN4A_STAB"는 입력4 A를 포함할 수 있고 "IN4B_STAB"는 입력들(120)의 입력4 B를 포함할 수 있다. 동작의 테스트 모드가 선택되지 않을 때, ROUT_VECT는 중간 값 VECT에 기초하여 값이 할당되고, 결과적으로 출력1 A 및 출력1 B는 정상 모드 우선순위 로직에 따라 구동된다. 동작의 테스트 모드가 선택될 때, ROUT_VECT는 제 4 입력, 즉 낮은 우선순위 입력만을 기초로 값이 할당되고, 그리고 결과적으로 출력1 A 및 출력1 B는 낮은 순위 입력에 의해 구동된다. 두 개의 비트 벡터 TOUT_VECT는 프로그래밍 언어들의 if-elsif-end 구조들과 유사한 VDHL 상태에서 정의될 수 있다:

동작의 테스트 모드가 선택되지 않을 때, TOUT_VECT는 중간 값 VECT에 기초하여 값이 할당되고, 결과적으로 테스트 출력1 A 및 테스트 출력1 B는 정상 모드 우선순위 로직에 의해 구동된다. 동작의 테스트 모드가 선택될 때, TOUT_VECT에는 입력1 A, 입력1 B, 입력2 A, 입력2 B, 입력3 A 및 입력3 B가 모두 영의 값들일 때, 테스트 출력1 A 및 테스트 출력1 B가 입력4 A 및 입력4 B의 값들에도 불구하고 둘 다 영의 값들인 것을 제외하고, VECT의 값들과 실질적으로 유사한 값이 할당된다.

상기 VHDL 프레그먼트들(fragments)에 의해 정의되는 우선순위들은 상이한 우선순위들(prioritization) 및/또는 진리표(truth table)들을 인코딩하기 위해 VHDL 프레그먼트들을 변경함으로써 쉽게 수정될 수 있다는 것이 인식될 것이다. 또한, 상기 VHDL 프레그먼트들은 완벽하지 않을 수 있으며 실제 인코딩 구현시 추가의 VHDL 스테이트먼트(statement)들에 의존할 수 있다는 것이 인식될 것이다.

도 5 는 프로세스 제어 시스템(100)에 포함되는 적어도 하나의 컴포넌트(component)의 정확한 동작을 검증하는데 이용될 수 있는 테스팅 방법(500)의 일 실시예를 예시한다. 예를 들어, 테스팅 방법(500)은 PLM(140)에서 적어도 부분적으로 구현될 수 있다. 실시예에서, 프로세스 제어 시스템(100)내의 각각의 PLM(140)은 프로세스 제어 시스템(100)내의 다른 PLM들(140)과 독립적으로 테스팅 방법(500)을 구현할 수 있다.

테스팅 방법(500)은 블록(502)에서 시작될 수 있으며, 여기서 상기 방법은 테스트 모드 선택 신호가 설정되는지를 결정할 수 있다. 실시예에서, 테스트 모드 선택 신호는 테스트 모드 선택(126)을 포함한다. 테스팅 방법(500)은 블록(502)에서의 조건이 충족되는 경우는 블록(506)으로, 또는 블록(502)에서의 조건이 충족되지 않는 경우는 블록(504)으로 이어질 수 있다. 블록(504)에서, 테스팅 방법(500)은 적어도 하나의 출력(160) 및 예를 들어, 정상 모드 중재 로직 테이블(410)을 이용하여 출력들에 입력들을 맵핑하는, 정상 모드 로직을 사용하는 테스트 출력(165)을 생성할 수 있고, 방법이 종료될 수 있다. 블록(506)에서, 테스팅 방법(500)은 PLM(140)이 수동 테스트 모드에서 동작하는지를 결정할 수 있다. 테스팅 방법(500)은 블록(506)에서의 조건이 충족되는 경우는 블록(510)으로 이어지며 블록(506)에서의 조건이 충족되지 않을 경우는 블록(530)으로 진행될 수 있다.

블록(510)에서, 방법은 테스트 인에이블 신호를 설정할 수 있다. 일 실시예에 있어서, 테스트 인에이블 신호를 설정하는 것은 테스트 인에이블1(122) 신호 및 테스트 인에이블2(124) 신호 양쪽 모두를 '1'로 설정하는 것을 포함할 수 있다. 이어서, 그 방법은 NO-GO 테스트를 수행하기 위해 블록(512)으로 진행할 수 있다. 일 실시예에 있어서, NO-GO 테스트는 테스트 출력(165)을 생성하고 다수의 테스트 결과들을 기록하기 위해서 입력(120)을 PLM(140)에 전송하는 것을 포함한다. 일 실시예에 있어서, NO-GO 테스트는 입력(120)과 연관된 실행 디바이스(180)를 활성시키도록 각각의 입력(120)을 구성함으로써 모든 입력들(120)에 대해 수행될 수 있다. 블록(512)으로부터, 그 방법은 블록(514)으로 진행할 수 있으며, NO-GO 테스트로부터의 테스트 결과들을 평가할 수 있다. 그 방법은 블록(516)에서 계속되고, 테스트 인에이블 신호를 리셋할 수 있다. 일 실시예에 있어서, 테스트 인에이블 신호를 리셋하는 것은 테스트 인에이블1(122) 신호 및 테스트 인에이블2(124) 신호 모두를 '0'으로 설정하는 것을 포함할 수 있다. 그 방법은 블록(518)으로 진행하여 GO 테스트를 수행할 수 있으며, 블록(520)으로 진행할 수 있다. 일 실시예에 있어서, GO 테스트는 실행 디바이스(180)로의 출력(160)을 생성하기 위해 입력(120)을 PLM(140)에 전송하는 것, 실행 디바이스(180)의 활성을 검증하는 것, 및 다수의 테스트 결과들을 기록하는 것을 포함한다. 블록(520)에서, 테스팅 방법(500)은 GO 테스트로부터의 테스트 결과들을 평가할 수 있고, 그 방법은 종료할 수 있다.

블록(530)에서, 테스팅 방법(500)은 테스트 로직을 사용하여 다수의 입력들로부터 다수의 출력들을 생성할 수 있다. 일실시예에 있어서, 출력(160)은 가장 낮은 우선순위와 연관된 입력(120)으로부터 생성될 수 있다. 일실시예에 있어서, 출력(160)은 테스트 모드 중재 로직 테이블 B(420b)를 통해 생성될 수 있다. 그 방법은 블록(532)에서 계속되어, 각각의 입력(120)에 대한 테스트 출력(165)을 생성하고, 다수의 테스트 결과들을 기록할 수 있다. 일 실시예에서, 테스트 출력(Test Ouput)(165)은 테스트 모드 조정 로직 테이블 A(420a)을 통해 생성될 수 있다. 상기 방법은 블록(534)으로 진행하여, 테스트 결과들을 평가하고 종료될 수 있다.

도 6 은 본 명세서에 개시된 하나 이상의 실시예들을 구현하기에 적합한 컴퓨터 시스템(600)을 도시한다. 컴퓨터 시스템(600)은, 보조 저장소(684), 판독 전용 메모리(ROM)(686) 및 랜덤 액세스 메모리(RAM)(688)를 포함하는 메모리 디바이스들과 통신하는 (중앙 처리 유닛 또는 CPU로 지칭될 수 있는) 프로세서(682), 입/출력(I/0) 디바이스들(690) 및 네트워크 접속 디바이스들(692)을 포함한다. 프로세서(682)는 하나 이상의 CPU 칩들로서 구성될 수 있다.

실행가능한 명령들을 컴퓨터 시스템(600) 상에 프로그램 및/또는 로딩함으로써, CUP(682), RAM(688) 및 ROM(686) 중 적어도 하나가 변경될 수 있으며, 이로 인해 컴퓨터 시스템(600)을 본 명세서에 의해 교시된 신규한 기능을 갖는 특정 머신 또는 장치로 부분적으로 변환시킨다. 실행가능한 소프트웨어를 컴퓨터로 로딩함으로써 구현될 수 있는 기능이 잘 알려진 설계 규칙들에 의해 하드웨어 구현으로 전환될 수 있다는 것은 전기 공학 기술 및 소프트웨어 공학 기술에서는 기본적인 것이다. 소프트웨어로 개념을 구현하는 것과 하드웨어로 개념을 구현하는 것 사이의 결정은, 소프트웨어 영역에서 하드웨어 영역으로의 변환에 관여되는 임의의 문제보다는 생성될 유닛들의 수 및 설계의 안정성 고려에 통상적으로 달려있다. 일반적으로, 여전히 빈번히 변화하기 쉬운 설계는 소프트웨어 구현이 선호될 수 있는데, 그 이유는 하드웨어 구현을 재설정(re-spinning)하는 것이 소프트웨어 설계를 재설정하는 것보다 더 비싸기 때문이다. 일반적으로, 대규모로 생성될 안정한 설계는 하드웨어, 예를 들어, 주문형 집적 회로(ASIC)로 구현이 선호되는데, 그 이유는 대규모 실운용(production run)의 경우, 하드웨어 구현이 소프트웨어 구현보다 저렴할 수 있기 때문이다. 잘 알려진 설계 규칙에 의해 설계는 자주 소프트웨어 형태로 개발되어 테스트될 수 있고, 이후에 소프트웨어의 명령들을 고정화시키는 애플리케이션 특정 집적 회로에서 동일한 하드웨어 시행으로 변형될 수 있다. 동일한 방식으로 신규한 ASIC 에 의해 제어되는 기계는 특정한 기계 또는 장치이고, 마찬가지로 실행가능한 명령들로 프로그램 및/또는 로딩되는 컴퓨터도 특정한 기계 또는 장치라고 할 수 있다.

2 차 저장소 (684) 는 통상적으로 하나 이상의 디스크 드라이브 또는 테잎 드라이브로 구성되고 데이터의 비휘발성 저장소 및 RAM (688) 이 모든 작업 데이터를 홀딩할 정도로 충분히 크지 못할 때는 오버플로우 데이터 저장소 디바이스로 사용된다. 2 차 저장소 (684) 는 프로그램이 실행을 위해 선택되었을 때 RAM(688) 으로 로딩되는 프로그램들을 저장하는데 사용될 수 있다. ROM (686) 은 프로그램 실행 중에 판독되는 데이터 및 명령들을 저장하도록 사용된다. ROM (686) 은 통상적으로 2 차 저장소 (684) 의 큰 메모리 용량에 비교하면 작은 메모리 용량을 갖는 비휘발성 메모리 디바이스이다. RAM (688) 은 명령들을 저장하고 휘발성 데이터를 저장하는데 사용된다. ROM (686) 및 RAM (688) 모두로의 접속은 통상적으로 2 차 저장소 (684) 로의 접속보다 빠르다. 2 차 저장소 (684), RAM (688) 및/또는 ROM (686) 은 어떤 배경에서는 장기적인 저장소 및/또는 장기적인 컴퓨터 판독 매체로서 지칭될 수도 있다.

I/O 디바이스들 (690) 은 프린터들, 비디오 모니터들, 액정 디스플레이들 (LCDs), 터치 스크린 디스플레이들, 키보드들, 키패드들, 스위치들, 다이얼들, 마우스들, 트랙 볼들, 음성 인식기들, 카드 리더기들, 페이퍼 테잎 리더기들, 또는 다른 잘 알려진 입력 디바이스들을 포함할 수도 있다.

네트워크 접속 디바이스들 (692) 은 모뎀들, 모뎀 뱅크들, 이더넷 카드들, 유니버셜 시리얼 버스 (USB) 인터페이스 카드들, 시리얼 인터페이스들, 토큰 링 카드들, 광섬유 분산 데이터 인터페이스 (FDDI) 카드들, 무선 로컬 영역 네트워크 (WLAN) 카드들, 코드 분할 다중 접속 (CDMA), 모바일 통신을 위한 글로벌 시스템 (GSM), 롱-텀 에볼루션 (LTE), 와이멕스 (worldwide interoperability for microwave access; WiMAX), 및/또는 다른 공중 인터페이스 프로토콜 라이오 트랜시버 카드들과 같은 라디오 트랜시버 카드들 및 다른 잘 알려진 네트워크 디바이스들의 형태가 될 수 있다. 이 네트워크 접속 디바이스들(692)은 프로세서(682)로 하여금 인터넷 또는 하나 이상의 인트라넷들과 통신하게 할 수 있다. 이러한 네트워크 접속에 의해, 프로세서(682)는 전술한 방법 단계들을 수행하는 과정에서 네트워크로부터 정보를 수신할 수 있거나, 네트워크로 정보를 송신할 수 있는 것으로 고려된다. 프로세서(682)를 사용하여 실행될 명령들의 시퀀스로 종종 표현되는 이러한 정보는, 예를 들어, 반송파에 구현되는 컴퓨터 데이터 신호의 형태로 네트워크로부터 수신되고 네트워크로 송신될 수 있다.

예를 들어, 프로세서(682)를 사용하여 실행될 데이터 또는 명령들을 포함할 수 있는 이러한 정보는, 예를 들어, 컴퓨터 데이터 기저대역 신호 또는 반송파에 구현되는 신호의 형태로 네트워크로부터 수신되고 네트워크로 송신될 수 있다. 기저대역 신호 또는 네트워크 접속 디바이스들(692)에 의해 발생된 반송파에 구현되는 신호는 전도체의 내부 또는 표면, 동축 케이블 내부, 도파관 내부, 광 도관, 예를 들어, 광섬유 내부, 또는 자유 공간에서 전파될 수 있다. 기저대역 신호 또는 반송파에 구현되는 신호에 포함되는 정보는, 정보를 프로세싱 또는 발생시키기 위해 또는 정보를 송신 또는 수신하기 위해 바람직할 수 있는 다양한 시퀀스들에 따라 순서화될 수 있다. 기저대역 신호 또는 반송파에 구현되는 신호, 또는 현재 사용되거나 추후 개발될 다양한 유형의 신호들은 당업자에게 주지된 다수의 방법들에 따라 발생될 수 있다. 기저대역 신호 및/또는 반송파에 구현되는 신호는 몇몇 문맥에서는 일시적(transitory) 신호로 지칭될 수 있다.

프로세서(682)는 그것이 하드 디스크, 플로피 디스크, 광학 디스크(이러한 다양한 디스크 기반 시스템들 모두는 2 차 저장소(684)로서 고려될 수 있음), ROM(686), RAM(688), 또는 네트워크 접속 디바이스들(692)로부터 액세스하는 명령들, 코드들, 컴퓨터 프로그램들, 스크립트들을 실행한다. 단지 하나의 프로세서(682)가 도시되지만, 다수의 프로세서들이 존재할 수 있다. 따라서, 명령들이 프로세서에 의해 실행되는 것으로 논의될 수 있지만, 명령들은 동시에, 연속으로 실행될 수 있고, 그렇지 않다면 하나 또는 다수의 프로세서들에 의해 실행될 수 있다. 2 차 저장소(684), 예를 들면, 하드 드라이브들, 플로피 디스크들, 광학 디스크들, 및/또는 다른 디바이스, ROM(686), 및/또는 RAM(688)으로부터 액세스될 수 있는 명령들, 코드들, 컴퓨터 프로그램들, 스크립트들, 및/또는 데이터는 일부 문맥에서 비일시 명령들 및/또는 비일시 정보로 지칭될 수 있다.

실시예에서, 컴퓨터 시스템(600)은 태스크를 수행하도록 협력하는 서로 통신하는 2 개 이상의 컴퓨터들을 포함할 수 있다. 예를 들면, 이에 제한되지 않지만, 애플리케이션은 애플리케이션의 명령들의 동시 및/또는 병렬 프로세싱을 허용하기 위한 방식으로 분할될 수 있다. 대안으로, 애플리케이션에 의해 처리되는 데이터는 2 개 이상의 컴퓨터들에 의해 설정된 데이터의 상이한 부분들의 동시 및/또는 병렬 프로세싱을 허용하기 위한 방식으로 분할될 수 있다. 실시예에서, 가상화 소프트웨어(virtualization software)는 컴퓨터 시스템(600) 내의 다수의 컴퓨터들에 직접적으로 연결되지 않는 다수의 서버들의 기능을 제공하기 위해 컴퓨터 시스템(600)에 의해 채용될 수 있다. 예를 들면, 가상화 소프트웨어는 4 개의 물리적 컴퓨터들에 대해 20 개의 가상 서버들을 제공할 수 있다. 실시예에서, 상기에 개시된 기능은 클라우드 컴퓨팅 환경에서 애플리케이션 및/또는 애플리케이션들을 실행함으로써 제공될 수 있다. 클라우드 컴퓨팅은 동적으로 스케일가능한 컴퓨팅 자원들을 사용하여 네트워크 접속을 통해 컴퓨팅 서비스들을 제공하는 것을 포함할 수도 있다. 클라우드 컴퓨팅은 적어도 부분적으로는 가상화 소프트웨어에 의해 지원될 수도 있다. 클라우드 컴퓨팅 환경은 기업체에 의해 제공될 수도 있고, 또는 제 3 의 제공자로부터 필요에 따라서 채택될 수도 있다. 일부 클라우드 컴퓨팅 환경들은 제 3 의 제공자로부터 채택되고/거나 리스된 클라우드 컴퓨팅 자원들 뿐만 아니라 기업체에 의해 소유되고 동작되는 클라우드 컴퓨팅 자원들을 포함할 수도 있다.

일 실시예에서, 상술된 일부 또는 모든 기능성은 컴퓨터 프로그램 프로덕트로 제공될 수도 있다. 컴퓨터 프로그램 프로덕트는 내부에 담기는 상기 개시된 기능성이 실행되는 컴퓨터 사용가능한 프로그램 코드를 갖는 하나 이상의 컴퓨터 판독가능 저장 매체를 포함할 수도 있다. 컴퓨터 프로그램 프로덕트는 데이터, 데이터 구조체, 파일들, 실행가능한 명령들 및 다른 정보를 포함할 수도 있다. 컴퓨터 프로그램 프로덕트는 제거가능한 컴퓨터 저장 매체 및/또는 제거불가능한 컴퓨터 저장 매체에 담길 수도 있다. 제거가능한 컴퓨터 판독가능 저장 매체는 페이퍼 테잎, 자기 테잎, 자기 디스크, 광 디스크, 고체 상태 메모리 칩, 예를 들어, 아날로그 자기 테이프, CD-ROM (compact disk read only memory) 디스크, 플로피 디스크, 점프 드라이브, 디지털 카드, 멀티미디어 카드 등을 포함할 수 있으나 이에 제한되지는 않는다. 컴퓨터 프르그램 프로덕트는 컴퓨터 시스템 (600) 에 의해 컴퓨터 프로그램 프로덕트의 적어도 일부를 컴퓨터 시스템 (600) 의 2 차 저장소 (684), ROM (686), RAM (688) 및/또는 다른 비휘발성 메모리 및 휘발성 메모리로 로딩하는데 적합할 수도 있다. 프로세서(682)는 예를 들어, 컴퓨터 시스템(600)의 디스크 드라이브 주변장치에 삽입된 CD-ROM 디스크를 판독함으로써 컴퓨터 프로그램 제품을 부분적으로 직접 액세스하여 실행 가능한 명령들 및/또는 데이터를 처리할 수 있다. 컴퓨터 프로그램 제품은 데이터, 데이터 구조들, 파일들, 및/또는 실행가능한 명령들을 보조 스토리지(684)에, ROM(686)에, RAM(688)에, 및/또는 컴퓨터 시스템의 다른 비휘발성 메모리 및 휘발성 메모리에 로딩 및/또는 복제하는 것을 조장하는 명령들을 포함할 수 있다.

몇 개의 실시예들이 본 개시에 제공되지만, 개시된 시스템들 및 방법들은 본 개시의 사상 또는 범위로부터 벗어남 없이 다수의 다른 특정한 형태들로 구현될 수 있다는 것을 이해해야 한다. 본 예시들은 제한적인 아닌 예시적인 것으로서 간주되며, 여기서 제공된 상세들로 제한되도록 의도되지 않는다. 예를 들어, 다양한 엘리먼트들 또는 컴포넌트들은 다른 시스템내에 통합되거나 조합될 수 있으며, 특정한 특징들은 생략되거나 구현되지 않을 수 있다.

또한, 개별적인 또는 별도의 것으로서 다양한 실시예들에서 기술되고 예시되는 기법들, 시스템들, 서브시스템들 및 방법들은 본 개시의 범위로부터 벗어남 없이 다른 시스템들, 모듈들, 기법들 또는 방법들과 조합되거나 통합될 수 있다. 서로 연결되거나 직접 연결되거나 통신하는 것으로서 도시되거나 설명되는 다른 아이템들은 전기적으로든지, 기계적으로든지 또는 기타로든지 간에 몇몇 인터페이스, 디바이스 또는 중간 컴포넌트를 통해 간접적으로 결합되거나 통신할 수 있다. 변경들, 교체물들, 및 대안들의 다른 예들은 당업자에 의해 규명될 수 있고 여기서 개시된 사상 및 범위로부터 벗어남 없이 제조될 수 있다.

Claims

핵 처리 제어 시스템의 우선순위 로직 모듈(PLM:priority logic module)로서,
복수 개의 입력 포트들 ? 각각의 입력 포트는 복수 개의 우선순위들 중 하나의 우선순위와 연관됨 ?;
복수 개의 출력 포트들;
테스트 모드 선택 신호와 연관된 테스트 모드 선택 포트 ? 상기 테스트 모드 선택 신호는 정상 모드 또는 테스트 모드 중 하나를 선택하고, 각각의 모드는 상기 입력 포트들에 의해 수신된 신호들을 상기 출력 포트들에 의해 송신된 신호들에 매칭시키는 것과 연관됨 ?; 및
구성 가능한 우선순위 로직 ? 상기 우선순위 로직 회로는 상기 입력 포트들 중 하나의 포트를 상기 출력 포트들 중 하나의 포트에 맵핑시킴 ?;
를 포함하는,
핵 처리 제어 시스템의 우선순위 로직 모듈.
제 1 항에 있어서,
상기 우선순위 로직 모듈은 복합 프로그램 가능 로직 소자(CPLD:complex programmable logic device)를 포함하는,
핵 처리 제어 시스템의 우선순위 로직 모듈.
제 1 항에 있어서,
상기 우선순위 로직은 상기 우선순위 로직 모듈 내부에 있는 컴포넌트이고, 상기 우선순위 로직의 구성을 설정 (configure) 하는 것은 적어도 하나의 로직 컴포넌트를 수정하는 것을 포함하는,
핵 처리 제어 시스템의 우선순위 로직 모듈.
제 1 항에 있어서,
상기 우선순위 로직은 제조시에 구성 가능한,
핵 처리 제어 시스템의 우선순위 로직 모듈.
제 1 항에 있어서,
상기 우선순위 로직 모듈은 현장-프로그램 가능하지 않은,
핵 처리 제어 시스템의 우선순위 로직 모듈.
제 1 항에 있어서,
상기 우선순위 로직 모듈은 테스트 출력 포트를 더 포함하는,
핵 처리 제어 시스템의 우선순위 로직 모듈.
제 1 항에 있어서,
상기 우선순위 로직 모듈은 최저 우선순위와 연관된 입력 포트에 의해 수신되는 입력 신호로부터 생성되는 적어도 하나의 출력 신호를 송신하도록 구성되는,
핵 처리 제어 시스템의 우선순위 논리 모듈.
제 1 항에 있어서,
상기 우선순위 로직 모듈은 클래스 1E 핵 처리 제어 시스템에서 사용하도록 인증되고, 상기 입력 포트들은 다수의 입력 쌍들을 포함하는 클래스 1E 신호들을 수신하도록 구성되며, 상기 출력 포트들은 다수의 출력 쌍들을 포함하는 신호들을 송신하도록 구성되는,
핵 처리 제어 시스템의 우선순위 로직 모듈.
제 8 항에 있어서,
4 개의 입력 포트들을 포함하며, 각각의 입력 포트들은 우선순위와 연관되는 입력 쌍을 수신하도록 구성되고, 하나의 출력 포트는 하나의 출력 쌍을 가동(actuating) 디바이스에 송신하도록 구성되고, 하나의 테스트 출력 포트는 하나의 테스트 출력 쌍을 테스트 디바이스에 송신하도록 구성되는,
핵 처리 제어 시스템의 우선순위 로직 모듈.
제 9 항에 있어서,
(입력1 A, 입력1 B) 는 가장 높은 우선순위 입력 포트와 연관되는 입력 쌍이고, (입력2 A, 입력2 B) 는 두번째로 높은 우선순위 입력 포트와 연관되는 입력 쌍이고, (입력3 A, 입력3 B) 는 세번째로 높은 우선순위 입력 포트와 연관되는 입력 쌍이고, (입력4 A, 입력4 B) 는 네번째로 높은 우선순위 입력 포트와 연관되는 입력 쌍이며,
테스트 모드 선택은 '0' 으로 설정된 신호이고,
(출력1 A, 출력1 B) 는 상기 출력 쌍이고,
(테스트 출력1 A, 테스트 출력 1B) 는 상기 테스트 출력 쌍이고,
상기 출력 쌍 및 테스트 출력 쌍은 상기 입력 쌍들로부터 생성되며,
다음의 표는 상기 우선순위 로직의 기능적 동작을 표현하며,

'1' 은 '1' 신호를 표시하고, '0' 은 '0' 신호를 표시하며, 'x' 는 <상관 없음> 을 표시하는,
핵 처리 제어 시스템의 우선순위 로직 모듈.
제 9 항에 있어서,
(입력1 A, 입력1 B) 는 가장 높은 우선순위 입력 포트와 연관되는 입력 쌍이고, (입력2 A, 입력2 B) 는 두번째로 높은 우선순위 입력 포트와 연관되는 입력 쌍이고, (입력3 A, 입력3 B) 는 세번째로 높은 우선순위 입력 포트와 연관되는 입력 쌍이고, (입력4 A, 입력4 B) 는 네번째로 높은 우선순위 입력 포트와 연관되는 입력 쌍이며,
테스트 모드 선택은 '1' 로 설정된 신호이고,
(출력1 A, 출력1 B) 는 상기 출력 쌍이고,
(테스트 출력1 A, 테스트 출력 1B) 는 상기 테스트 출력 쌍이고,
상기 출력 쌍 및 테스트 출력 쌍은 상기 입력 쌍들로부터 생성되며,
다음의 표는 상기 우선순위 로직의 기능적 동작을 표현하며,

'1' 은 '1' 신호를 표시하고, '0' 은 '0' 신호를 표시하며, 'x' 는 <상관 없음> 을 표시하는,
핵 처리 제어 시스템의 우선순위 로직 모듈.
핵 처리 제어 시스템의 우선순위 로직 모듈로서,
다수의 입력 포트들 및 출력 포트;
사전-프로그래밍된 우선순위 로직 회로 ? 상기 우선순위 로직 회로는 상기 입력 포트들 중 하나를 상기 출력 포트에 맵핑함 ? ; 및
상기 우선순위 로직 회로에 결합되는 프로그래밍가능성 억제기 (programmability inhibitor) ? 상기 프로그래밍가능성 억제기는 상기 우선순위 로직 회로의 프로그래밍 기능을 디스에이블시킴 ?
를 포함하는,
핵 처리 제어 시스템의 우선순위 로직 모듈.
제 12 항에 있어서,
상기 프로그래밍가능성 억제기는 상기 우선순위 로직 회로의 프로그래밍 클록 신호를 접지시키는,
핵 처리 제어 시스템의 우선순위 로직 모듈.
제 12 항에 있어서,
상기 우선순위 로직 회로는 복합 프로그래밍가능 로직 디바이스 (CPLD: complex programmable logic device) 를 포함하는,
핵 처리 제어 시스템의 우선순위 로직 모듈.
제 14 항에 있어서,
상기 복합 프로그래밍가능 로직 디바이스는 조인트 테스트 액션 그룹(JTAG: Joint Test Action Group) 포트를 포함하고, 상기 프로그래밍가능성 억제기는 상기 조인트 테스트 액션 그룹 포트의 TCK 신호를 접지시키는,
핵 처리 제어 시스템의 우선순위 로직 모듈.
테스트를 위한 방법으로서,
테스트 모드 선택 신호로부터 테스트 모드를 선택하는 단계;
다수의 입력 신호들을 수신하는 단계 ? 각각의 입력 신호는 우선순위와 연관되는 클래스 1E 신호임 ? ;
상기 입력 신호들로부터 적어도 하나의 출력 신호를 생성하는(produce) 단계;
최하위 우선순위 입력 신호로부터 출력 신호를 생성하는 단계;
상기 입력 신호들로부터 테스트 출력 신호를 생성하는 단계;
상기 출력 신호를 가동 디바이스로 송신하는 단계; 및
상기 테스트 출력 신호를 테스트 디바이스로 송신하는 단계
를 포함하는, 테스트를 위한 방법.
제 16 항에 있어서,
상기 방법은 우선순위 로직 모듈(PLM)에 의해 구현되며,
상기 테스트 모드 선택 신호는 정상 모드 또는 테스트 모드를 표시하며,
상기 입력 신호들은 복수의 입력 쌍들을 포함하며,
상기 출력 신호는 출력 쌍을 포함하며,
상기 테스트 출력 신호는 테스트 출력 쌍을 포함하는,
테스트를 위한 방법.
제 17 항에 있어서,
상기 방법은 중재 로직을 구성하는 단계를 더 포함하는,
테스트를 위한 방법.
제 18 항에 있어서,
(입력1 A, 입력1 B) 는 가장 높은 우선순위 입력 포트와 연관되는 입력 쌍이고, (입력2 A, 입력2 B) 는 두번째로 높은 우선순위 입력 포트와 연관되는 입력 쌍이고, (입력3 A, 입력3 B) 는 세번째로 높은 우선순위 입력 포트와 연관되는 입력 쌍이고, (입력4 A, 입력4 B) 는 네번째로 높은 우선순위 입력 포트와 연관되는 입력 쌍이며,
테스트 모드 선택은 '0'으로 설정된 신호이고,
(출력 1 A, 출력1 B)는 상기 출력 쌍이고,
(테스트 출력1 A, 테스트 출력1 B)는 상기 테스트 출력 쌍이고,
상기 출력 쌍 및 상기 테스트 출력 쌍은 상기 입력 쌍들로부터 생성되고,
다음의 표는 상기 우선순위 로직의 기능적 동작을 표현하며,

여기서 '1'은 '1' 신호를 표시하며, '0'은 '0' 신호를 표시하며, 'x'는 <상관 없음>을 표시하는,
테스트를 위한 방법.
제 18 항에 있어서,
(입력1 A, 입력1 B) 는 가장 높은 우선순위 입력 포트와 연관되는 입력 쌍이고, (입력2 A, 입력2 B) 는 두번째로 높은 우선순위 입력 포트와 연관되는 입력 쌍이고, (입력3 A, 입력3 B) 는 세번째로 높은 우선순위 입력 포트와 연관되는 입력 쌍이고, (입력4 A, 입력4 B) 는 네번째로 높은 우선순위 입력 포트와 연관되는 입력 쌍이며,
테스트 모드 선택은 '1'로 설정된 신호이고,
(출력1 A, 출력1 B)는 상기 출력 쌍이고,
(테스트 출력1 A, 테스트 출력1 B)는 상기 테스트 출력 쌍이고,
상기 출력 쌍 및 상기 테스트 출력 쌍은 상기 입력 쌍들로부터 생성되고,
다음의 테이블들은 우선순위 로직의 기능적 동작을 표현하며,

상기 출력 쌍의 기능적 동작은 다음의 테이블에서 표현되며,

'1'은 '1' 신호를 표시하고, '0'은 '0' 신호를 표시하며, 'x'는 <상관 없음>을 표시하는,
테스트를 위한 방법.