RU2004120776A - Транзисторная/запоминающая структура и массив интегрированных транзисторных/запоминающих структур с матричной адресацией - Google Patents
Транзисторная/запоминающая структура и массив интегрированных транзисторных/запоминающих структур с матричной адресацией Download PDFInfo
- Publication number
- RU2004120776A RU2004120776A RU2004120776/28A RU2004120776A RU2004120776A RU 2004120776 A RU2004120776 A RU 2004120776A RU 2004120776/28 A RU2004120776/28 A RU 2004120776/28A RU 2004120776 A RU2004120776 A RU 2004120776A RU 2004120776 A RU2004120776 A RU 2004120776A
- Authority
- RU
- Russia
- Prior art keywords
- transistor
- electrodes
- electrode
- source
- memory structure
- Prior art date
Links
- 239000011159 matrix material Substances 0.000 title claims 15
- 239000000463 material Substances 0.000 claims abstract 21
- 239000004065 semiconductor Substances 0.000 claims abstract 21
- 230000005669 field effect Effects 0.000 claims 10
- 239000011232 storage material Substances 0.000 claims 9
- 230000009977 dual effect Effects 0.000 claims 6
- 239000011368 organic material Substances 0.000 claims 4
- 229920000642 polymer Polymers 0.000 claims 4
- 229910021417 amorphous silicon Inorganic materials 0.000 claims 2
- 230000004888 barrier function Effects 0.000 claims 2
- 230000000295 complement effect Effects 0.000 claims 2
- 229920001577 copolymer Polymers 0.000 claims 2
- 239000003989 dielectric material Substances 0.000 claims 2
- 230000001747 exhibiting effect Effects 0.000 claims 2
- 229910010272 inorganic material Inorganic materials 0.000 claims 2
- 239000011147 inorganic material Substances 0.000 claims 2
- 229910021424 microcrystalline silicon Inorganic materials 0.000 claims 2
- SLIUAWYAILUBJU-UHFFFAOYSA-N pentacene Chemical compound C1=CC=CC2=CC3=CC4=CC5=CC=CC=C5C=C4C=C3C=C21 SLIUAWYAILUBJU-UHFFFAOYSA-N 0.000 claims 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims 2
- 238000000926 separation method Methods 0.000 claims 2
- 238000003491 array Methods 0.000 claims 1
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 238000006073 displacement reaction Methods 0.000 claims 1
- 239000011810 insulating material Substances 0.000 claims 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Claims (25)
1. Интегрированная транзисторная/запоминающая структура, содержащая один или более слоев (1) полупроводникового материала, два или более электродных слоев (Е), а также контактирующий с электродами (2, 6, 10), находящимися в указанных, по меньшей мере, двух электродных слоях (Е), запоминающий материал (11), который представляет собой поляризуемый диэлектрический материал, способный проявлять гистерезисные свойства, преимущественно ферроэлектрический или электретный материал, при этом электроды в каждом из, по меньшей мере, двух электродных слоев (Е) выполнены в виде протяженных параллельных структур, не имеющих разрывов, а, по меньшей мере, один слой (1) полупроводникового материала и, по меньшей мере, два электродных слоя (Е) формируют структуру полевого транзистора, в которой электроды первого электродного слоя (Е1) образуют одну пару электродов (2, 6) истока и стока указанной структуры полевого транзистора, а электрод смежного второго электродного слоя (Е2) формирует электрод (10) затвора указанной структуры полевого транзистора, ориентированный, по существу, ортогонально электродам (2, 6) первого электродного слоя (Е1), характеризующаяся тем, что электроды (2, 6) истока и стока разделены узкой вертикальной канавкой (3), расположенной между ними и доходящей по глубине до полупроводникового слоя (1), причем в полупроводниковом слое (1), под канавкой (3) между электродами (2, 6) истока и стока, выполнен транзисторный канал (8), под электродами (2, 6) истока и стока, по обе стороны от транзисторного канала (8), сформированы истоковая и стоковая области (9, 5), транзисторная/запоминающая структура дополнительно содержит запоминающий материал (11), заполняющий канавку (3) между электродами (2, 6) истока и стока и покрывающий их верхнюю поверхность, а электрод (10) затвора находится в контакте с запоминающим материалом (11), тогда как транзисторный канал (8) выполнен с шириной W, соответствующей ширине электрода (10) затвора, и с длиной L, соответствующей ширине канавки (3) и составляющей долю его ширины W, при этом в объеме запоминающего материала (11) сформированы три ячейки (11а, 11b, 11 с) памяти, расположенные соответственно между электродом (2) истока и электродом (10) затвора, между электродом (6) стока и электродом (10) затвора и в канавке (3) между электродами (2, 6) истока и стока.
2. Транзисторная/запоминающая структура по п.1, отличающаяся тем, что содержит третий электродный слой (10') из полупроводникового материала, противолежащий электродному слою (Е1), содержащему электроды (2, 6) истока и стока, и содержащий второй электрод затвора, ориентированный в том же направлении, что и первый электрод (10) затвора и согласованный с ним в вертикальном направлении, причем транзисторная/запоминающая структура представляет собой двухзатворный полевой транзистор.
3. Транзисторная/запоминающая структура по п.1, отличающаяся тем, что первая ячейка (11а) памяти находится в контакте с электродами (2, 10) истока и затвора.
4. Транзисторная/запоминающая структура по п.1, отличающаяся тем, что вторая ячейка (11b) памяти находится в контакте с электродами (6, 10) стока и затвора.
5. Транзисторная/запоминающая структура по п.1, отличающаяся тем, что третья ячейка (11с) памяти находится в контакте с электродами (2, 6) истока и стока.
6. Транзисторная/запоминающая структура по п.5, отличающаяся тем, что запоминающий материал (11) в третьей ячейке (11 с) памяти имеет толщину, отличную от его толщины в первой и во второй ячейках (11а, 11b) памяти.
7. Транзисторная/запоминающая структура по п.5, отличающаяся тем, что запоминающий материал (11) является ферроэлектрическим или электретным органическим материалом, предпочтительно полимером или сополимером.
8. Транзисторная/запоминающая структура по п.1, отличающаяся тем, что полупроводниковый материал является неорганическим материалом, предпочтительно аморфным, поликристаллическим или микрокристаллическим кремнием, или органическим материалом, предпочтительно полупроводниковым полимером или пентаценом.
9. Транзисторная/запоминающая структура по п.1, отличающаяся тем, что выполнена сдвоенной, т.е. содержащей первую транзисторную/запоминающую структуру (T1) и дополнительную транзисторную/запоминающую структуру (T2), расположенную с противоположной стороны электрода (10) затвора со смещением в вертикальном положении относительно первой транзисторной/запоминающей структуры (T1) и имеющую обратный порядок слоев относительно первой транзисторной/запоминающей структуры, с которой дополнительная транзисторная/запоминающая структура (Т2) имеет общий электрод (10) затвора, так что сдвоенная транзисторная/запоминающая структура выполнена с общим затвором и с шестью ячейками памяти.
10. Транзисторная/запоминающая структура по п.10, отличающаяся тем, что сдвоенная транзисторная/запоминающая структура представляет собой комплементарный полевой транзистор, включенный по схеме с общим затвором.
11. Транзисторная/запоминающая структура по п.10, отличающаяся тем, что сдвоенная транзисторная/запоминающая структура снабжена, по меньшей мере, одним дополнительным электродом (10') затвора, расположенным на одном из слоев (1) полупроводникового материала и противолежащим электродному слою, содержащему электроды истока и стока.
12. Массив интегрированных транзисторных/запоминающих структур с матричной адресацией, содержащий один или более слоев (1) полупроводникового материала, два или более электродных слоев (Е), а также контактирующий с электродами (2, 6, 10), находящимися в указанных, по меньшей мере, двух электродных слоях (Е), запоминающий материал (11), который представляет собой поляризуемый диэлектрический материал, способный проявлять гистерезисные свойства, преимущественно ферроэлектрический или электретный материал, при этом электроды в каждом из, по меньшей мере, двух электродных слоев (Е) выполнены в виде протяженных параллельных структур, не имеющих разрывов, а, по меньшей мере, один слой (1) полупроводникового материала и, по меньшей мере, два электродных слоя (Е) формируют структуры полевых транзисторов, в которых электроды первого электродного слоя (Е1) образуют пары электродов (2, 6) истока и стока указанных структур полевых транзисторов, а электроды смежного второго электродного слоя (Е2) формируют электроды (10) затвора указанных структур полевых транзисторов, ориентированные, по существу, ортогонально электродам (2, 6) первого электродного слоя (Е1), характеризующийся тем, что электроды (2, 6) истока и стока единичной транзисторной/запоминающей структуры (T1) разделены узкой вертикальной канавкой (3), расположенной между ними и доходящей по глубине до полупроводникового слоя (1), причем в полупроводниковом слое (1), под канавкой (3) между электродами (2, 6) истока и стока, выполнен транзисторный канал (8), под электродами (2, 6) истока и стока, по обе стороны от транзисторного канала (8), сформированы истоковая и стоковая области (9, 5), транзисторная/запоминающая структура дополнительно содержит запоминающий материал (11), заполняющий канавку (3) между электродами (2, 6) истока и стока и покрывающий их верхнюю поверхность, а электрод (10) затвора находится в контакте с запоминающим материалом (11), тогда как транзисторный канал (8) выполнен с шириной W, соответствующей ширине электрода (10) затвора, и с длиной L, соответствующей ширине канавки (3) и составляющей долю его ширины W, при этом в объеме запоминающего материала (11) сформированы три ячейки (11а, 11b, 11с) памяти, расположенные соответственно между электродом (2) истока и электродом (10) затвора, между электродом (6) стока и электродом (10) затвора и в канавке (3) между электродами (2, 6) истока и стока.
13. Массив с матричной адресацией по п.12, отличающийся тем, что транзисторная/запоминающая структура (T1) содержит третий электродный слой (10') из полупроводникового материала, противолежащий электродному слою (Е1), содержащему электроды (2, 6) истока и стока, и содержащий второй электрод затвора, ориентированный в том же направлении, что и первый электрод (10) затвора и согласованный с ним в вертикальном направлении, причем транзисторная/запоминающая структура представляет собой двухзатворный полевой транзистор.
14. Массив с матричной адресацией по п.12, отличающийся тем, что первая ячейка (11а) памяти находится в контакте с электродами (2, 10) истока и затвора.
15. Массив с матричной адресацией по п.12, отличающийся тем, что вторая ячейка (11b) памяти находится в контакте с электродами (6, 10) стока и затвора.
16. Массив с матричной адресацией по п.12, отличающийся тем, что третья ячейка (11с) памяти находится в контакте с электродами (2, 6) истока и стока.
17. Массив с матричной адресацией по п.16, отличающийся тем, что запоминающий материал (11) в третьей ячейке (11с) памяти имеет толщину, отличную от его толщины в первой и во второй ячейках (11а, 11b) памяти.
18. Массив с матричной адресацией по п.16, отличающийся тем, что запоминающий материал (11) является ферроэлектрическим или электретным органическим материалом, предпочтительно полимером или сополимером.
19. Массив с матричной адресацией по п.12, отличающийся тем, что полупроводниковый материал является неорганическим материалом, предпочтительно аморфным, поликристаллическим или микрокристаллическим кремнием.
20. Массив с матричной адресацией по п.12, отличающийся тем, что полупроводниковый материал является органическим материалом, предпочтительно полупроводниковым полимером или пентаценом.
21. Массив с матричной адресацией по п.12, отличающийся тем, что содержит дополнительную транзисторную/запоминающую структуру (Т2), расположенную с противоположной стороны электрода (10) затвора со смещением в вертикальном положении относительно первой единичной транзисторной/ запоминающей структуры (T1) и имеющую обратный порядок слоев относительно первой единичной транзисторной/запоминающей структуры, с которой дополнительная транзисторная/запоминающая структура (Т2) имеет общий электрод (10) затвора и совместно с которой образует сдвоенную транзисторную/запоминающую структуру с общим затвором и с шестью ячейками памяти.
22. Массив с матричной адресацией по п.21, отличающийся тем, что сдвоенная транзисторная/запоминающая структура представляет собой комплементарный полевой транзистор, включенный по схеме с общим затвором.
23. Массив с матричной адресацией по п.21, отличающийся тем, что сдвоенная транзисторная/запоминающая структура снабжена, по меньшей мере, одним дополнительным электродом (10') затвора, расположенным на одном из слоев (1) полупроводникового материала и противолежащим электродному слою, содержащему электроды истока и стока.
24. Массив с матричной адресацией по п.12, отличающийся тем, что выполнен в виде трехмерного массива, сформированного путем сборки в пакет двух или более двумерных массивов (S) транзисторных/запоминающих структур, каждый из которых изолирован от смежного двумерного массива разделительным слоем (12).
25. Массив с матричной адресацией по п.13, отличающийся тем, что в качестве разделительного слоя (12) выбран слой изолирующего материала, слой электропроводящего или полупроводникового материала, снабженный покрытием, образующим изолирующий барьер, или слой электропроводящего или полупроводникового материала с поверхностью, оксидированной для образования изолирующего барьера.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NO20016041 | 2001-12-10 | ||
| NO20016041A NO314736B1 (no) | 2001-12-10 | 2001-12-10 | Matriseadresserbar gruppe av integrerte transistor/minnestrukturer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2004120776A true RU2004120776A (ru) | 2005-09-20 |
| RU2287205C2 RU2287205C2 (ru) | 2006-11-10 |
Family
ID=19913138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2004120776/28A RU2287205C2 (ru) | 2001-12-10 | 2002-11-18 | Интегрированные транзисторно-запоминающие структуры и массив подобных структур с матричной адресацией |
Country Status (11)
| Country | Link |
|---|---|
| EP (1) | EP1451825B1 (ru) |
| JP (1) | JP2005512338A (ru) |
| KR (1) | KR100556089B1 (ru) |
| CN (1) | CN1602531A (ru) |
| AT (1) | ATE357045T1 (ru) |
| AU (1) | AU2002366675A1 (ru) |
| CA (1) | CA2466153C (ru) |
| DE (1) | DE60218887D1 (ru) |
| NO (1) | NO314736B1 (ru) |
| RU (1) | RU2287205C2 (ru) |
| WO (1) | WO2003050814A1 (ru) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007032621A1 (en) * | 2005-09-12 | 2007-03-22 | Iferro Co., Ltd. | Ferroelectric memory device and method of manufacturing the same |
| KR100988227B1 (ko) * | 2005-09-12 | 2010-10-18 | 서울시립대학교 산학협력단 | 강유전체 메모리장치 및 그 제조방법 |
| KR101245293B1 (ko) * | 2006-01-19 | 2013-03-19 | 서울시립대학교 산학협력단 | 강유전체 메모리의 제조를 위한 강유전 물질 |
| CN112908368B (zh) * | 2021-02-04 | 2023-03-21 | 清华大学 | 基于单片三维异质集成的三态内容寻址存储器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4952031A (en) * | 1987-06-19 | 1990-08-28 | Victor Company Of Japan, Ltd. | Liquid crystal display device |
| JPH07106450A (ja) * | 1993-10-08 | 1995-04-21 | Olympus Optical Co Ltd | 強誘電体ゲートトランジスタメモリ |
| DE69739045D1 (de) * | 1997-08-27 | 2008-11-27 | St Microelectronics Srl | Herstellungsverfahren für elektronische Speicherbauelemente mit virtueller Masse |
| US6072716A (en) * | 1999-04-14 | 2000-06-06 | Massachusetts Institute Of Technology | Memory structures and methods of making same |
| US6473388B1 (en) * | 2000-08-31 | 2002-10-29 | Hewlett Packard Company | Ultra-high density information storage device based on modulated cathodoconductivity |
-
2001
- 2001-12-10 NO NO20016041A patent/NO314736B1/no unknown
-
2002
- 2002-11-18 CN CNA028245377A patent/CN1602531A/zh active Pending
- 2002-11-18 WO PCT/NO2002/000426 patent/WO2003050814A1/en active IP Right Grant
- 2002-11-18 RU RU2004120776/28A patent/RU2287205C2/ru not_active IP Right Cessation
- 2002-11-18 DE DE60218887T patent/DE60218887D1/de not_active Expired - Lifetime
- 2002-11-18 AU AU2002366675A patent/AU2002366675A1/en not_active Abandoned
- 2002-11-18 JP JP2003551784A patent/JP2005512338A/ja not_active Abandoned
- 2002-11-18 KR KR1020047008856A patent/KR100556089B1/ko not_active IP Right Cessation
- 2002-11-18 CA CA002466153A patent/CA2466153C/en not_active Expired - Fee Related
- 2002-11-18 AT AT02804659T patent/ATE357045T1/de not_active IP Right Cessation
- 2002-11-18 EP EP02804659A patent/EP1451825B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| RU2287205C2 (ru) | 2006-11-10 |
| JP2005512338A (ja) | 2005-04-28 |
| AU2002366675A1 (en) | 2003-06-23 |
| WO2003050814A1 (en) | 2003-06-19 |
| NO20016041A (no) | 2003-05-12 |
| NO314736B1 (no) | 2003-05-12 |
| EP1451825A1 (en) | 2004-09-01 |
| NO20016041D0 (no) | 2001-12-10 |
| CN1602531A (zh) | 2005-03-30 |
| KR100556089B1 (ko) | 2006-03-03 |
| DE60218887D1 (de) | 2007-04-26 |
| EP1451825B1 (en) | 2007-03-14 |
| CA2466153A1 (en) | 2003-06-19 |
| ATE357045T1 (de) | 2007-04-15 |
| KR20040064733A (ko) | 2004-07-19 |
| CA2466153C (en) | 2007-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11569239B2 (en) | Semiconductor memory devices | |
| US10468414B2 (en) | Semiconductor memory devices | |
| TW200419780A (en) | Semiconductor device, dynamic semiconductor memory, and manufacturing method of semiconductor device | |
| KR960043226A (ko) | 디램 셀(dram) 및 그 제조 방법 | |
| KR950015659A (ko) | 고집적 반도체장치 및 그 제조방법 | |
| KR960006037A (ko) | 적층 캐패시터를 가지는 반도체 메모리 소자 및 그 제조 방법 | |
| JPH0775247B2 (ja) | 半導体記憶装置 | |
| KR950002041A (ko) | 반도체 기억장치 및 그 제조방법 | |
| JP2002124081A5 (ru) | ||
| KR910005460A (ko) | 반도체 메모리 장치 | |
| KR920022479A (ko) | 2중 적층 캐패시터 구조를 갖는 반도체 기억장치 및 그 제조 방법 | |
| KR102630024B1 (ko) | 반도체 메모리 소자 | |
| KR20190080688A (ko) | 반도체 메모리 소자 | |
| KR960019727A (ko) | 반도체 메모리장치 및 그 제조방법 | |
| KR20230057719A (ko) | 반도체 장치 및 그 제조 방법 | |
| RU2004120776A (ru) | Транзисторная/запоминающая структура и массив интегрированных транзисторных/запоминающих структур с матричной адресацией | |
| CN112331663A (zh) | 半导体存储器器件 | |
| KR20190098007A (ko) | 반도체 메모리 소자 | |
| KR960012495A (ko) | 메모리 셀용 스위칭 트랜지스터 및 캐패시터 | |
| US20200411507A1 (en) | Semiconductor devices | |
| KR940016770A (ko) | 반도체 기억장치의 전하보존전극 제조방법 | |
| JP2002049048A5 (ru) | ||
| JPS6454755A (en) | Memory | |
| KR930015012A (ko) | 워드라인 매립형 dram 셀 및 그 제조방법 | |
| KR960036069A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20071119 |