Claims (1)
Цифровой модулятор для преобразователя частоты асинхронного электродвигателя, содержащий генератор прямоугольных импульсов, первый и второй счетчики, триггер знака, первый триггер, первый, второй, третий и четвертый элементы ИЛИ, инвертор, первый элемент И, первый, второй, третий, четвертый, пятый и шестой элементы И-НЕ, первый дешифратор, первый и второй формирователи импульсов, первый сумматор, первый регистр, двоично-шестиричный счетчик, схему ограничения и схему сброса, причем выход генератора прямоугольных импульсов соединен со счетным входом первого счетчика и первыми входами первого и второго элемента ИЛИ и первого регистра, вторые входы первого и второго элементов ИЛИ соединены соответственно с прямым и инверсным выходами триггера знака, первый вход которого соединен с шиной знака, а второй вход - с выходом инвертора, выходы первого и второго элементов ИЛИ соединены соответственно с входами обратного и прямого счета второго счетчика, разрядные входы которого соединены с выходом схемы ограничения, разрядные входы которой соединены с шиной входного сигнала, а знаковый вход - с шиной знака, разрядные входы первого счетчика соединены с общей шиной, а выход переноса - с первым входом первого элемента И, прямой и инверсный выходы триггера знака соединены соответственно с первыми входами третьего и четвертого элементов ИЛИ, вторые входы которых соединены с выходом первого формирователя импульсов, первый, второй и третий входы первого дешифратора соединены соответственно с первым, вторым и третьим выходами двоично-шестиричного счетчика, входы прямого и обратного счета которого соединены соответственно с выходами третьего и четвертого элементов ИЛИ, выход схемы ограничения соединен с первым входом первого сумматора, выход которого соединен с вторым входом первого регистра, выход которого соединен с вторым входом первого сумматора, выход схемы сброса соединен с вторым входом первого элемента И и третьим входом первого регистра, выход переноса второго счетчика соединен с первым входом первого триггера, выход которого соединен с четвертым входом первого дешифратора, выход первого элемента И соединен с вторым входом первого триггера, входами записи информации первого и второго счетчиков и входом инвертора, выход первого формирователя импульсов соединен с входом второго формирователя импульсов, первый, второй, третий, четвертый, пятый и шестой выходы первого дешифратора соединены соответственно с первыми входами пятого, первого, шестого, второго, четвертого и третьего элементов И-НЕ, выходы которых соединены с выходными шинами, отличающийся тем, что в него дополнительно введены третий и четвертый счетчики, второй триггер, второй элемент И, второй и третий дешифраторы, второй сумматор и второй регистр, причем выход схемы ограничения соединен с первым входом второго сумматора, выход которого соединен с первым входом второго регистра, выход второго регистра соединен с вторым входом второго сумматора и разрядными входами третьего счетчика, выход переноса которого соединен с первым входом второго триггера, старший разряд выхода первого регистра соединен с вторым входом второго регистра и счетным входом четвертого счетчика, выход переноса которого соединен с входом первого формирователя импульсов, первый, второй и третий выходы двочно-шестиричного счетчика соединены соответственно с первым, вторым и третьим входами второго и третьего дешифраторов, прямой и инверсный выходы второго триггера соединены соответственно с четвертыми входами второго и третьего дешифраторов, выход генератора прямоугольных импульсов соединен со счетным входом третьего счетчика, выход первого элемента И соединен с вторым входом второго триггера и входом записи информации третьего счетчика, выход первого триггера соединен с пятыми входами второго и третьего дешифраторов, выход второго формирователя импульсов соединен с шестыми входами второго и третьего дешифраторов и первым входом второго элемента И, выход которого соединен с третьим входом второго регистра, выход схемы сброса соединен с вторым входом второго элемента И, первый, второй, третий, четвертый, пятый и шестой выходы второго дешифратора соединены соответственно с вторыми входами первого, шестого, второго, четвертого, третьего и пятого элементов И-НЕ, а первый, второй, третий, четвертый, пятый и шестой выходы третьего дешифратора соединенны соответственно с третьими входами третьего, пятого, первого, шестого, второго и четвертого элементов И-НЕ.A digital modulator for an asynchronous motor frequency converter, comprising a rectangular pulse generator, first and second counters, a sign trigger, a first trigger, a first, second, third and fourth OR element, an inverter, a first AND element, a first, second, third, fourth, fifth and the sixth AND-NOT elements, the first decoder, the first and second pulse shapers, the first adder, the first register, the binary-hexadecimal counter, the limiting circuit and the reset circuit, and the output of the rectangular pulse generator is connected to the account the first input of the first counter and the first inputs of the first and second OR elements and the first register, the second inputs of the first and second OR elements are connected respectively to the direct and inverse outputs of the sign trigger, the first input of which is connected to the sign bus, and the second input to the inverter output, outputs the first and second OR elements are connected respectively to the inputs of the countdown and direct counting of the second counter, the bit inputs of which are connected to the output of the limiting circuit, the bit inputs of which are connected to the input signal bus, and the sign the output is with the sign bus, the bit inputs of the first counter are connected to the common bus, and the transfer output is with the first input of the first AND element, the direct and inverse outputs of the sign trigger are connected respectively to the first inputs of the third and fourth OR elements, the second inputs of which are connected to the output of the first pulse shaper, the first, second and third inputs of the first decoder are connected respectively to the first, second and third outputs of the binary-hexadecimal counter, the inputs of the forward and reverse counts of which are connected respectively with the outputs of the third and fourth elements OR, the output of the restriction circuit is connected to the first input of the first adder, the output of which is connected to the second input of the first register, the output of which is connected to the second input of the first adder, the output of the reset circuit is connected to the second input of the first element And and the third input of the first register, the transfer output of the second counter is connected to the first input of the first trigger, the output of which is connected to the fourth input of the first decoder, the output of the first element And is connected to the second input of the first trigger, input By recording the information of the first and second counters and the inverter input, the output of the first pulse shaper is connected to the input of the second pulse shaper, the first, second, third, fourth, fifth and sixth outputs of the first decoder are connected respectively to the first inputs of the fifth, first, sixth, second, fourth and the third AND-NOT elements, the outputs of which are connected to the output buses, characterized in that the third and fourth counters, the second trigger, the second And element, the second and third decoders, are added to it oh the adder and the second register, the output of the limiting circuit connected to the first input of the second adder, the output of which is connected to the first input of the second register, the output of the second register is connected to the second input of the second adder and the bit inputs of the third counter, the transfer output of which is connected to the first input of the second trigger , the senior bit of the output of the first register is connected to the second input of the second register and the counting input of the fourth counter, the transfer output of which is connected to the input of the first pulse shaper, the first the second and third outputs of the binary-hexadecimal counter are connected respectively to the first, second and third inputs of the second and third decoders, the direct and inverse outputs of the second trigger are connected respectively to the fourth inputs of the second and third decoders, the output of the square-wave generator is connected to the counting input of the third counter, the output the first element And is connected to the second input of the second trigger and the input of the recording information of the third counter, the output of the first trigger is connected to the fifth inputs of the second and third deshi fractors, the output of the second pulse shaper is connected to the sixth inputs of the second and third decoders and the first input of the second element And, the output of which is connected to the third input of the second register, the output of the reset circuit is connected to the second input of the second element And, the first, second, third, fourth, fifth and the sixth outputs of the second decoder are connected respectively to the second inputs of the first, sixth, second, fourth, third and fifth elements NAND, and the first, second, third, fourth, fifth and sixth outputs of the third decoder are connected are respectively with the third inputs of the third, fifth, first, sixth, second and fourth elements of NAND.