RU2111608C1

RU2111608C1 - Digital modulator of induction motor frequency changer

Info

Publication number: RU2111608C1
Application number: RU95107565A
Authority: RU
Inventors: А.В. Стариков
Original assignee: Самарский государственный технический университет
Priority date: 1995-05-11
Filing date: 1995-05-11
Publication date: 1998-05-20
Also published as: RU95107565A

Abstract

FIELD: pulse engineering; control-system frequency changers. SUBSTANCE: digital modulator has square-pulse generator 1, counters 2 and 3, sign flip-flop 4, flip-flop 5, OR gates 6-9, inverter 10, AND gate 11, NAND gates 12-17, decoder 18, pulse shapers 19 and 20, adder 21, register 22, binary-sonary counter 23, limiting circuit 24, and reset circuit 25, output buses 26-31, input-signal bus 32, and sign bus 33. EFFECT: simplified design, provision for implementing $$$-switching control mechanism for frequency changer power transistors. 4 cl, 2 tbl

Description

Изобретение относится к области импульсной техники и может быть использовано в преобразователях систем управления. The invention relates to the field of pulse technology and can be used in converters of control systems.

Наиболее близким к изобретению по технической сущности является цифровой модулятор (см. авт. св. СССР N 1800604. опубл. 1993), содержащий генератор прямоугольных импульсов, два счетчика, триггер знака, триггер, четыре элемента ИЛИ, инвертор, одиннадцать элементов И, шесть элементов И-НЕ, дешифратор, четыре формирователя импульсов, сумматор, регистр, двоично-шестиричный счетчик, схему ограничения и схему сброса. Closest to the invention in technical essence is a digital modulator (see ed. St. USSR N 1800604. publ. 1993) containing a rectangular pulse generator, two counters, a sign trigger, a trigger, four OR elements, an inverter, eleven I elements, six NAND elements, a decoder, four pulse shapers, an adder, a register, a binary-hex counter, a limit circuit and a reset circuit.

Недостатком наиболее близкого к изобретению цифрового модулятора является сложность технической реализации. Кроме того, названный цифровой модулятор обеспечивает закон управления силовыми транзисторами с 2/3π - коммутацией, что приводит к изменению формы выходного напряжения преобразователя частоты при изменении параметров активно-индуктивной нагрузки за счет влияния ЭДС самоиндукции (см. Михайлов О.П. Автоматизированный электропривод станков и промышленных роботов. М.: Машиностроение, 1990, с. 179). A disadvantage of the digital modulator closest to the invention is the complexity of the technical implementation. In addition, the above-mentioned digital modulator provides the control law of power transistors with 2 / 3π - switching, which leads to a change in the shape of the output voltage of the frequency converter when changing the parameters of the active-inductive load due to the influence of EMF self-induction (see Mikhailov O.P. Automated machine drive and industrial robots. Moscow: Mashinostroenie, 1990, p. 179).

Сущность изобретения заключается в том, что в цифровом модуляторе для преобразователя частоты асинхронного двигателя, содержащем генератор прямоугольных импульсов, первый и второй счетчики, триггер знака, триггер, первый, второй, третий и четвертый элементы ИЛИ, инвертор, элемент И, первый, второй, третий, четвертый, пятый и шестой элементы И-НЕ, дешифратор, первый и второй формирователи импульсов, сумматор, регистр, двоично-шестиричный счетчик, схему ограничения и схему сброса, причем выход генератора прямоугольных импульсов соединен со счетным входом первого счетчика и первыми входами первого и второго элементов ИЛИ и регистра, вторые входы первого и второго элементов ИЛИ соединены соответственно с прямым и инверсным выходами триггера знака, первый вход которого соединен с шиной знака, а второй вход - с выходом инвертора, выходы первого и второго элементов ИЛИ соединены соответственно с входами обратного и прямого счета второго счетчика, разрядные входы которого соединены с выходом схемы ограничения, разрядные входы которой соединены с шиной входного сигнала, а знаковый вход - с шиной знака, разрядные входы первого счетчика соединены с общей шиной, а выход переноса - с первым входом элемента И, прямой и инверсный выходы триггера знака соединены соответственно с первыми входами третьего и четвертого элементов ИЛИ, вторые входы которых соединены с выходом первого формирователя импульсов, первый, второй и третий входы дешифратора соединены соответственно с первым, вторым и третьим выходами двоично-шестиричного счетчика, входы прямого и обратного счета которого соединены соответственно с выходами третьего и четвертого элементов ИЛИ, первый выход дешифратора соединен с первыми входами первого и пятого элементов И-НЕ, второй выход дешифратора соединен с вторым входом первого и первым входом шестого элементов И-НЕ, третий выход дешифратора соединен с первым входом второго и вторым входом шестого элементов И-НЕ, четвертый выход дешифратора соединен с вторым входом второго и первым входом четвертого элементов И-НЕ, пятый выход дешифратора соединен с первым входом третьего и вторым входом четвертого элементов И-НЕ, шестой выход дешифратора соединен с вторыми входами третьего и пятого элементов И-НЕ, выход схемы ограничения соединен с первым входом сумматора, выход которого соединен с вторым входом регистра, выход которого соединен с вторым входом сумматора, выход схемы сброса с вторым входом элемента И и третьим входом регистра, выход второго счетчика соединен с первым входом триггера, выход которого соединен с четвертым входом дешифратора, выход элемента И соединен с вторым входом триггера, входами записи информации первого и второго счетчиков и входом инвертора, старший разряд выхода регистра соединен с входом первого формирователя импульсов, выход которого соединен с входом второго формирователя импульсов, выход которого соединен с пятым входом дешифратора, первый, второй, третий, четвертый, пятый и шестой выход дешифратора соединен соответственно с третьим входами третьего, пятого, первого, шестого, второго и четвертого элементов И-НЕ, выходы которых соединены с выходными шинами. The essence of the invention lies in the fact that in a digital modulator for a frequency converter of an induction motor containing a rectangular pulse generator, the first and second counters, a sign trigger, a trigger, a first, second, third and fourth OR element, an inverter, an And element, the first, second, the third, fourth, fifth and sixth AND-NOT elements, a decoder, first and second pulse shapers, an adder, a register, a binary-hex counter, a limiting circuit and a reset circuit, the output of the rectangular pulse generator being connected to by the even input of the first counter and the first inputs of the first and second elements of OR and register, the second inputs of the first and second elements of OR are connected respectively to the direct and inverse outputs of the sign trigger, the first input of which is connected to the sign bus, and the second input to the inverter output, the outputs of the first and the second OR elements are connected respectively to the inputs of the countdown and direct counting of the second counter, the bit inputs of which are connected to the output of the limiting circuit, the bit inputs of which are connected to the input signal bus, and the input is with the sign bus, the bit inputs of the first counter are connected to the common bus, and the transfer output is with the first input of the AND element, the direct and inverse outputs of the sign trigger are connected respectively to the first inputs of the third and fourth OR elements, the second inputs of which are connected to the output of the first driver pulses, the first, second and third inputs of the decoder are connected respectively to the first, second and third outputs of the binary-hexadecimal counter, the inputs of the direct and reverse counts of which are connected respectively to the outputs of the third and the fourth OR element, the first output of the decoder is connected to the first inputs of the first and fifth elements AND, the second output of the decoder is connected to the second input of the first and first input of the sixth elements AND, the third output of the decoder is connected to the first input of the second and second input of the sixth elements AND NOT, the fourth output of the decoder is connected to the second input of the second and the first input of the fourth elements AND NOT, the fifth output of the decoder is connected to the first input of the third and second input of the fourth elements AND NOT the sixth output of the decoder inen with the second inputs of the third and fifth elements AND NOT, the output of the restriction circuit is connected to the first input of the adder, the output of which is connected to the second input of the register, the output of which is connected to the second input of the adder, the output of the reset circuit with the second input of the element And and the third input of the register, the output of the second counter is connected to the first input of the trigger, the output of which is connected to the fourth input of the decoder, the output of the element And is connected to the second input of the trigger, inputs of recording information of the first and second counters and the input of the inverter, senior the register output poison is connected to the input of the first pulse shaper, the output of which is connected to the input of the second pulse shaper, the output of which is connected to the fifth input of the decoder, the first, second, third, fourth, fifth, sixth output of the decoder is connected respectively to the third inputs of the third, fifth, first , the sixth, second and fourth elements AND NOT, the outputs of which are connected to the output buses.

Существенные отличия находят свое выражение в новой совокупности связей между элементами устройства. Указанная совокупность связей позволяет упростить конструкцию цифрового модулятора для преобразователя частоты асинхронного двигателя и обеспечить закон управления силовыми транзисторами преобразователя частоты с π - коммутацией. Significant differences are expressed in a new set of connections between the elements of the device. The specified set of connections allows us to simplify the design of a digital modulator for a frequency converter of an induction motor and to ensure the law of control of power transistors of a frequency converter with π-switching.

На фиг. 1 представлена функциональная схема цифрового модулятора для преобразователя частоты асинхронного двигателя; на фиг 2 - функциональная схема схемы ограничения; на фиг. 3 - функциональная схема двоично-шестиричного счетчика; на фиг. 4 - временные диаграммы работы устройства. In FIG. 1 is a functional diagram of a digital modulator for a frequency converter of an induction motor; in Fig.2 is a functional diagram of a restriction circuit; in FIG. 3 is a functional diagram of a binary hex counter; in FIG. 4 - time diagrams of the operation of the device.

Управление скоростью асинхронного двигателя осуществляется одновременным изменением частоты f и амплитуды напряжения U, подаваемого на обмотки статора, что достигается путем соответствующего переключения силовых транзисторных ключей, соединенных в трехфазный мост и подключенных к источнику постоянного напряжения. При этом порядок последовательности работы силовых ключей (см. Башарин А.В., Новиков А.В., Соколовский Г.Г. Управление электроприводами. Ленинград: Энергоатомиздат, 1982, с. 99), образующий правое или левое направление вращающегося поля статора, приведен в табл. 1. Здесь для упрощения устройства при одновременном обеспечении наглядности его описания введен кодификатор схем включения ключей. The speed of an induction motor is controlled by simultaneously changing the frequency f and the amplitude of the voltage U supplied to the stator windings, which is achieved by switching the power transistor switches connected to a three-phase bridge and connected to a constant voltage source. In this case, the sequence of operation of the power switches (see Basharin A.V., Novikov A.V., Sokolovsky G.G. Control of electric drives. Leningrad: Energoatomizdat, 1982, p. 99), forming the right or left direction of the rotating field of the stator, given in table. 1. Here, in order to simplify the device, while ensuring the descriptiveness of its description, a codifier of key switching schemes is introduced.

Включение транзисторных ключей осуществляется с частотно-широтно-импульсной модуляцией. При этом частота f определяет угловую скорость двигателя, а скважность Y - среднее значение амплитуды питающего напряжения. Автоматическое изменение f и Y выполняется в функции требуемого значения угловой скорости двигателя. The inclusion of transistor switches is carried out with frequency-pulse-width modulation. The frequency f determines the angular velocity of the motor, and the duty cycle Y is the average value of the amplitude of the supply voltage. Automatic change of f and Y is performed as a function of the desired value of the angular velocity of the engine.

Для выбора схемы включения в соответствии с заданным направлением вращения может быть использован, например, дешифратор К555ИД7, позволяющий преобразователь 3-разрядный двоичный код в напряжение низкого логического уровня, появляющегося на одном из восьми выходов F0, F1,...F7. К входным разрядам A0, A1, A2 указанного дешифратора подключены выходные разряды двоично-шестиричного счетчика, направление счета которого определяет заданное направление вращения. To select the switching circuit in accordance with the specified direction of rotation, for example, the decoder K555ID7 can be used, which allows the converter of a 3-bit binary code to a low logic level voltage that appears on one of the eight outputs F0, F1, ... F7. The output bits A0, A1, A2 of the specified decoder are connected to the output bits of a binary-hexadecimal counter, the counting direction of which determines a given direction of rotation.

Учитывая, что в соответствии с принятым кодификатором (табл. 1) каждому ключу соответствует код, приведенный в табл. 2, для описания состояния ключей введем в рассмотрение следующие логические функции Sk (k = 1,2,...,6, где k - номер ключа) условий отпирания ключей:

.Given that, in accordance with the accepted codifier (Table 1), each key corresponds to the code given in Table. 2, to describe the state of the keys, we introduce the following logical functions Sk (k = 1,2, ..., 6, where k is the key number) of the key unlock conditions:

.

Цифровой модулятор (фиг. 1) для преобразователя частоты асинхронного двигателя содержит генератор 1 прямоугольных импульсов, счетчики 2 и 3, триггер 4 знака, триггер 5, элементы ИЛИ 6, 7, 8 и 9, инвертор 10, элемент И 11, элементы И-НЕ 12, 13, 14, 15, 16 и 17, дешифратор 18, формирователи 19 и 20 импульсов, сумматор 21, регистр 22, двоично-шестиричный счетчик 23, схему 24 ограничения и схему 25 сброса, выходные шины 26, 27, 28, 29, 30 и 31, шину 32 входного сигнала, шину 33 знака. Выход генератора 1 прямоугольных импульсов соединен со счетным входом счетчика 2 и первыми входами элементов ИЛИ 6 и 7 и регистра 22. Вторые входы элементов ИЛИ 6 и 7 соединены соответственно с прямым и инверсным выходами триггера 4 знака, первый вход которого соединен с шиной 33 знака, а второй вход (вход стробирования - с выходом инвертора 10. Выходы элементов ИЛИ 6 и 7 соединены соответственно с входами обратного и прямого счета счетчика 3, разрядные входы которого соединены с выходом схемы 24 ограничения. Разрядные входы схемы 24 ограничения соединены с шиной 32 входного сигнала, а знаковый вход - с шиной 33 знака. Разрядные входы счетчика 2 соединены с общей шиной, а выход переноса - с первым входом элемента И 11. Прямой и инверсный выходы триггера 4 знака соединены соответственно с первыми входами элементов ИЛИ 8 и 9, вторые входы которых соединены с выходом формирователя 19 импульсов. Первый, второй и третий входы дешифратора 18 соединены соответственно с первым, вторым и третьим выходами двоично-шестиричного счетчика 23, входы прямого и обратного счета которого соединены соответственно с выходами элементов ИЛИ 8 и 9. первый выход (F0) дешифратора 18 соединен с первыми входами элементов И-НЕ 12, 14 и 16. Второй выход (F1) дешифратора 18 соединен с вторыми входами элементов И-НЕ 12 и 16 и первым входом элемента И-НЕ 17. Третий выход (F2) дешифратора 18 соединен с третьим входом элемента И-НЕ 12, первым входом элемента И-НЕ 13 и вторым входом элемента И-НЕ 17. Четвертый выход (F3) дешифратора 18 соединен с вторым входом элемента И-НЕ 13, первым входом элемента И-НЕ 15 и третьим входом элемента И-НЕ 17. Пятый выход (F4) дешифратора 18 соединен с третьим входом элемента И-НЕ 13 и вторым входами элементов И-НЕ 14 и 15. Шестой выход (F5) дешифратора 18 соединен с третьим входами элементов И-НЕ 14, 15 и 16. Выход схемы 24 ограничения соединен с первым входом сумматора 21, выход которого соединен с вторым входом регистра 22, а выход последнего соединен с вторым входом сумматора 21. Выход схемы 25 сброса соединен с вторым элемента И 11 и третьим входом регистра 22. Выход переноса счетчика 3 соединен с первым входом (например, входом установки) триггера 5, выход (например, прямой) которого соединен с четвертым входом (входом разрешения) дешифратора. Выход элемента И 11 соединен с вторым входом (например, входом сброса) триггера 5, входами записи информации счетчиков 2 и 3 и входом инвертора 10. Старший разряд выхода регистра 22 соединен с входом формирователя 19 импульсов, выход которого соединен с входом формирователя 20 импульсов. Выход последнего соединен с пятым входом (вход разрешения) дешифратора 18. Выходы элементов И-НЕ 12, 13, 14, 15, 16 и 17 соединены с выходными шинами 26, 27, 28, 29, 30 и 31. The digital modulator (Fig. 1) for a frequency converter of an asynchronous motor contains a rectangular pulse generator 1, counters 2 and 3, a trigger 4 characters, a trigger 5, elements OR 6, 7, 8 and 9, an inverter 10, an element 11, elements And NOT 12, 13, 14, 15, 16 and 17, decoder 18, pulse shapers 19 and 20, adder 21, register 22, binary hex counter 23, limit circuit 24 and reset circuit 25, output buses 26, 27, 28, 29, 30 and 31, the input signal bus 32, the character bus 33. The output of the rectangular pulse generator 1 is connected to the counting input of the counter 2 and the first inputs of the OR elements 6 and 7 and the register 22. The second inputs of the OR elements 6 and 7 are connected respectively to the direct and inverse outputs of the trigger 4 characters, the first input of which is connected to the bus 33 characters and the second input (the gating input - with the output of the inverter 10. The outputs of the OR elements 6 and 7 are connected respectively to the inputs of the reverse and direct counting of the counter 3, the bit inputs of which are connected to the output of the limiting circuit 24. The discharge inputs of the 24 limiting circuit are connected with the input signal bus 32, and the sign input is with the sign bus 33. The bit inputs of the counter 2 are connected to the common bus, and the transfer output is connected to the first input of the And 11 element. The direct and inverse outputs of the 4 sign trigger are connected respectively to the first inputs of the OR elements 8 and 9, the second inputs of which are connected to the output of the pulse shaper 19. The first, second, and third inputs of the decoder 18 are connected respectively to the first, second, and third outputs of the binary hex counter 23, the inputs of the direct and reverse counts of which are connected respectively to the outputs of the OR elements 8 and 9. the first output (F0) of the decoder 18 is connected to the first inputs of the AND-NOT elements 12, 14 and 16. The second output (F1) of the decoder 18 is connected to the second inputs of the AND-NOT 12 and 16 elements and the first input of the element AND-NOT 17. The third output (F2) of the decoder 18 is connected to the third input of the AND-NOT element 12, the first input of the AND-NOT element 13 and the second input of the AND-NOT element 17. The fourth output (F3) of the decoder 18 is connected to the second input of the element AND-NOT 13, the first input of AND-NOT 15 and the third input of AND-NOT 17. The fifth output (F4) of the decoder 18 is connected to the third input of the element That AND 13 and the second inputs of the elements AND 14 and 15. The sixth output (F5) of the decoder 18 is connected to the third inputs of the elements AND 14, 15 and 16. The output of the limiting circuit 24 is connected to the first input of the adder 21, the output of which connected to the second input of the register 22, and the output of the last connected to the second input of the adder 21. The output of the reset circuit 25 is connected to the second element And 11 and the third input of the register 22. The transfer output of the counter 3 is connected to the first input (for example, the installation input) of the trigger 5, the output (for example, direct) of which is connected to the fourth input (input s) of the decoder. The output of element And 11 is connected to the second input (for example, a reset input) of trigger 5, inputs for recording information of counters 2 and 3, and the input of inverter 10. The senior bit of the output of register 22 is connected to the input of the pulse shaper 19, the output of which is connected to the input of the pulse shaper 20. The output of the latter is connected to the fifth input (permission input) of the decoder 18. The outputs of the NAND elements 12, 13, 14, 15, 16 and 17 are connected to the output buses 26, 27, 28, 29, 30 and 31.

Генератор 1 прямоугольных импульсов может быть выполнен, например, на микросхемах К155ЛА3 с кварцевой стабилизацией или с времязадающим конденсатором. Счетчики 2 и 3 реализованы, например, на микросхемах К555ИЕ7, причем выход переноса может быть сформирован подключением на соответствующий выходной разряд одновибратора К555АГ3 или объединением через элемент И штатных выходов переноса. Триггер 4 знака и триггер 5, например, выполнены на микросхемах К555ТМ2, элементы ИЛИ 6, 7, 8 и 9 - на микросхемах К555ЛЛ1, инвертор 10 - на микросхеме К555ЛН1. элемент И 11 - на микросхеме К555ЛИ1, элементы И-НЕ 12, 13, 14, 15, 16 и 17 - на микросхемах К555ЛА1, дешифратор 18 - на микросхеме К555ИД7, формирователи 19 и 20 импульсов - на микросхемах К555АГ2, сумматор 21 - на микросхемах К155ИМ3, регистр 22 - на микросхемах К155ТМ8. The rectangular pulse generator 1 can be performed, for example, on K155LA3 microcircuits with quartz stabilization or with a timing capacitor. Counters 2 and 3 are implemented, for example, on K555IE7 microcircuits, and the transfer output can be formed by connecting to the corresponding output bit of the K555AG3 single-vibrator or by combining the standard transfer outputs through the AND element. Sign trigger 4 and trigger 5, for example, are made on K555TM2 microcircuits, OR elements 6, 7, 8 and 9 are used on K555LL1 microcircuits, and inverter 10 is on K555LN1 microcircuit. element 11 - on the chip K555LI1, elements I-NOT 12, 13, 14, 15, 16 and 17 - on the chips K555LA1, the decoder 18 - on the chip K555ID7, the shapers 19 and 20 pulses - on the chips K555AG2, the adder 21 - on the chips K155IM3, register 22 - on K155TM8 microcircuits.

Схема 24 ограничения (фиг. 2) содержит, например, группу 34 элементов ИЛИ, группу 35 элементов И, элемент И-НЕ 36, элемент ИЛИ 37, элемент ИЛИ 38, элемент ИЛИ-НЕ 39, инвертор 40. The restriction circuit 24 (FIG. 2) contains, for example, a group of 34 OR elements, a group of 35 AND elements, an AND-NOT element 36, an OR element 37, an OR element 38, an OR-NOT element 39, an inverter 40.

В зависимости от величины, на которой должен быть ограничен входной сигнал, n разрядов шины 32 разбиваются на две группы: с 1 до (n - m) и с (n - m + 1) до n, причем m < n. Первая группа разрядов - с 1 до n - m - соединена с первым входами группы 34 элементов ИЛИ, выходы которых соединены с первыми входами группы 35 элементов И, выходы которых являются (n - m)-младшими разрядами выхода схемы 24 ограничения. Вторая группа разрядов шины 32 - c n - m + 1 до n - соответствует разрядами выхода схемы 24 ограничения. Вторая группа шины 32 - с n - m + 1 до n - соответствует разрядам выхода схемы 24 ограничения. Они соединены с m входами элементов И-НЕ 36 и ИЛИ 37. Выход элемента И-НЕ 36 соединен с первым входом элемента ИЛИ 38, выход которого соединен с вторым входами группы 35 элементов И. Выход элемента ИЛИ 37 соединен с первым входом элемента ИЛИ-НЕ 39, второй вход которого соединен с выходом инвертора 40, а выход - с вторыми входами группы 34 элементов ИЛИ. Второй вход элемента ИЛИ 38 и вход инвертора 40 соединены с шиной знака. Depending on the value by which the input signal should be limited, n bits of bus 32 are divided into two groups: from 1 to (n - m) and from (n - m + 1) to n, with m <n. The first group of digits - from 1 to n - m - is connected to the first inputs of the group of 34 OR elements, the outputs of which are connected to the first inputs of the group of 35 AND elements, the outputs of which are (n - m) low-order bits of the output of the 24 limiting circuit. The second group of bits of the bus 32 - from n - m + 1 to n - corresponds to the bits of the output circuit 24 restrictions. The second group of bus 32 - from n - m + 1 to n - corresponds to the output bits of the limiting circuit 24. They are connected to the m inputs of the AND-NOT 36 and OR 37 elements. The output of the AND-NOT 36 element is connected to the first input of the OR element 38, the output of which is connected to the second inputs of the group of 35 AND elements. The output of the OR element 37 is connected to the first input of the OR element - NOT 39, the second input of which is connected to the output of the inverter 40, and the output to the second inputs of the group of 34 OR elements. The second input of the OR element 38 and the input of the inverter 40 are connected to the sign bus.

Двоично-шестиричный счетчик 23 (фиг. 3) содержит, например, двоичный счетчик 41, элементы И 42 и 43, формирователь 44 импульсов, элемент И-НЕ 45. Первый, второй и третий разряды счетчика 41 являются соответственно первым, вторым и третьим выходами двоично-шестиричного счетчика 23. Первый и третий разряды счетчика 41 соединены соответственно с первым и вторым входами элемента И 41, выход которого соединен с первым входом элемента И 43, выход которого соединен с входом формирователя 44 импульсов, выход которого соединен с первым входом элемента И-НЕ 45, выход которого соединен с входом сброса счетчика 41. Второй вход элемента И 43 соединен с инверсным выходом триггера 4 знака. Второй вход элемента И-НЕ 45 соединен с выходом схемы 25 сброса. Выход переноса счетчика 41 соединен с входом записи информации названного счетчика. Первый и четвертый разряды входа предварительной установки счетчика 41 соединен с общей шиной, а на второй и третий разряды подается сигнал логической единицы. Входы прямого и обратного счета счетчика 41 являются одноименными входами двоично-шестиричного счетчика 23. Binary-hexadecimal counter 23 (Fig. 3) contains, for example, binary counter 41, elements And 42 and 43, pulse generator 44, element AND-NOT 45. The first, second and third bits of the counter 41 are respectively the first, second and third outputs binary-hex counter 23. The first and third bits of the counter 41 are connected respectively to the first and second inputs of the element And 41, the output of which is connected to the first input of the element And 43, the output of which is connected to the input of the pulse shaper 44, the output of which is connected to the first input of the element And -NOT 45, exit which is connected to the reset input of the counter 41. The second input of the element And 43 is connected to the inverse output of the trigger 4 characters. The second input of the AND-NOT element 45 is connected to the output of the reset circuit 25. The counter transfer output 41 is connected to an information recording input of the named counter. The first and fourth bits of the preset input of the counter 41 are connected to a common bus, and a signal of a logical unit is supplied to the second and third bits. The inputs of the forward and reverse counts of the counter 41 are the inputs of the same binary-hexadecimal counter 23.

Схема 25 сброса, например, может быть выполнена в виде последовательно соединенных резистора и конденсатора, причем второй вывод резистора присоединяется к шине питания, а второй вывод конденсатора - к общей шине. Вывод сопротивления, соединенный с конденсатором, является выходом схемы 25 сброса. The reset circuit 25, for example, can be made in the form of a resistor and a capacitor connected in series, the second output of the resistor being connected to the power bus, and the second output of the capacitor to the common bus. The resistance terminal connected to the capacitor is the output of the reset circuit 25.

Цифровой модулятор для преобразователя частоты асинхронного двигателя работает следующим образом. После включения напряжения питания схема 25 сброса формирует сигнал, который устанавливает в исходное состояние регистр 22. Этот же сигнал через элемент И 11 устанавливает в исходное состояние триггер 5, стробирует счетчики 2 и 3 и далее через инвертор 10 стробирует триггер 4 знака. При этом входной сигнал, пройдя через схему 24 ограничения, записывается в прямом (при положительном знаке сигнала) или в обратном (при отрицательном знаке сигнала) коде в счетчик 3, а код знака этого сигнала записывается в триггер 4 знака. A digital modulator for a frequency converter of an induction motor operates as follows. After turning on the supply voltage, the reset circuit 25 generates a signal that sets register 22 to the initial state. The same signal through element 11 sets the trigger 5 to its initial state, gates the counters 2 and 3, and then triggers the 4 sign trigger through the inverter 10. In this case, the input signal, passing through the limiting circuit 24, is recorded in the forward (with a positive sign of the signal) or in the reverse (with a negative sign of the signal) code in counter 3, and the sign code of this signal is recorded in the trigger 4 characters.

В зависимости от знака входного сигнала импульсы генератора 1 с частотой f0 проходят либо через элемент ИЛИ 6 (знак положительный), либо через элемент ИЛИ 7 (знак отрицательный) и поступают соответственно либо на вход обратного счета, либо на вход прямого счета счетчика 3. В зависимости от величины N входного сигнала на выходе переноса счетчика 3 через интервал времени t2 = N/f0 после стробирования появится отрицательный импульс (фиг. 4). Этот отрицательный импульс с выхода счетчика 3 поступает на вход установки триггера 5, на выходе которого при этом появляется сигнал высокого уровня (фиг. 4б). Через интервал времени t2 = 2ⁿ/f0, где n - количество разрядов двоичного счетчика, после стробирования на выходе счетчика 2 появится отрицательный импульс (фиг. 4в), который, пройдя через элемент И 11, устанавливает на выходе триггера 5 сигнал низкого уровня, стробирует счетчики 2 и 3 и далее через инвертор 10 стробирует триггер 4 знака. После этого процесс формирования выходных сигналов счетчиков 2 и 3 и триггера 5 повторяется. В результате на выходе триггера 5 (фиг. 4б) получается сигнал со скважностью Y = N/2ⁿ.Depending on the sign of the input signal, the pulses of generator 1 with a frequency f0 pass either through the OR element 6 (positive sign) or through the OR element 7 (negative sign) and, respectively, either enter the countdown input or the input of the direct count of counter 3. B depending on the value N of the input signal at the output of the transfer of the counter 3 through the time interval t2 = N / f0 after gating, a negative pulse will appear (Fig. 4). This negative impulse from the output of the counter 3 is fed to the input of the installation of the trigger 5, at the output of which a high level signal appears (Fig. 4b). After a time interval t2 = 2 ⁿ / f0, where n is the number of bits of the binary counter, after gating, a negative pulse will appear at the output of counter 2 (Fig. 4c), which, passing through the And 11 element, sets the output of trigger 5 to a low level signal, gates counters 2 and 3 and then through the inverter 10 gates trigger 4 characters. After that, the process of generating the output signals of counters 2 and 3 and trigger 5 is repeated. As a result, at the output of trigger 5 (Fig. 4b), a signal with a duty cycle of Y = N / 2 ^{n is} obtained.

Одновременно с работой названных выше элементов входной сигнал через схему 24 ограничения поступает на вход сумматора 21 и суммируется с сигналом на выходе регистра 22. В первоначальный момент времени на выходе регистра 22 находится нулевой сигнал. По приходе импульса с генератора 1 в регистр 22 записывается сигнал с выхода сумматора 21 и далее процесс повторяется. В результате происходит нарастание сигнала на входе сумматора 21 и регистра 22. Вследствие этого на старшем разряде выхода регистра 22 появляется сигнал высокого уровня с частотой f1, которая при наличии двойной разрядности сумматора 21 и регистра 22 линейно зависит от величины N входного сигнала: f1 = f0N/2²ⁿ.Simultaneously with the operation of the above-mentioned elements, the input signal through the restriction circuit 24 is fed to the input of the adder 21 and is added to the signal at the output of the register 22. At the initial moment of time, the output of the register 22 contains a zero signal. Upon the arrival of the pulse from the generator 1, a signal from the output of the adder 21 is recorded in the register 22 and then the process is repeated. As a result, the signal at the input of the adder 21 and the register 22 increases. As a result, a high-level signal with a frequency f1 appears on the high-order bit of the output of the register 22, which in the presence of double bit capacity of the adder 21 and the register 22 linearly depends on the value N of the input signal: f1 = f0N / 2 ²ⁿ .

При появлении сигнала высокого уровня на старшем разряде выхода регистра 22 формирователь 19 импульсов формирует короткие импульсы, которые через элемент ИЛИ 8 или 9 поступают либо на вход прямого счета, либо на вход обратного счета двоично-шестиричного счетчика 23. При этом на первом, втором и третьем выходах названного счетчика формируются периодически сигналы (фиг. 4 г, д, е соответственно), причем частота f появления одного и того же кодового сочетания на этих выходах определяется выражением f = f1/6. When a high-level signal appears at the high-order bit of the output of the register 22, the pulse shaper 19 generates short pulses, which, through the OR element 8 or 9, are either input to the direct count or to the input of the count down of the binary-hexadecimal counter 23. Moreover, on the first, second, and the third outputs of the named counter periodically generate signals (Fig. 4 g, d, e, respectively), and the frequency f of the appearance of the same code combination at these outputs is determined by the expression f = f1 / 6.

В зависимости от кодового сочетания сигналов выходов двоично-шестиричного счетчика 23 и сигнала с триггера 5 дешифратор 18 и элементы И-НЕ 12, 13, 14, 15, 16 и 17, реализующие логические функции S1 - S6, подают частотно-широтно-модулированный сигнал на выходные шины 26, 27, 28, 29, 30 - 31 (фиг. 4ж, 3, и, к, л, м) цифрового модулятора для преобразователя частоты для асинхронного двигателя, причем частота f смены сочетаний работающих выходов меняется в функции входного сигнала, а длительность работы каждого выхода составляет 180 эл. град. Depending on the code combination of the outputs of the binary-hexadecimal counter 23 and the signal from the trigger 5, the decoder 18 and the NAND elements 12, 13, 14, 15, 16 and 17, which implement the logical functions S1 - S6, provide a frequency-width-modulated signal to the output buses 26, 27, 28, 29, 30 - 31 (Fig. 4g, 3, and, k, l, m) of a digital modulator for a frequency converter for an asynchronous motor, the frequency f of changing combinations of working outputs changing as a function of the input signal , and the duration of each output is 180 e. hail.

Формирователь 20 импульсов подает импульс на вход разрешения дешифратор 18, что необходимо для формирования раздвижки фронтов при смене кодовой комбинации на входе дешифратора 18. The pulse shaper 20 supplies a pulse to the resolution input of the decoder 18, which is necessary for the formation of the front edge when changing the code combination at the input of the decoder 18.

Таким образом, предложенный цифровой модулятор для преобразования частоты асинхронного двигателя позволяет упростить конструкцию цифрового модулятора и обеспечить закон управления силовыми транзисторами преобразователя с π -коммутацией. Thus, the proposed digital modulator for converting the frequency of an induction motor allows to simplify the design of the digital modulator and to provide the law of control of power transistors of the converter with π-switching.

Claims

A digital modulator for an asynchronous motor frequency converter, comprising a square-wave pulse generator, first and second counters, a sign trigger, a trigger, a first - fourth OR element, an inverter, an AND element, a first - sixth AND element - NOT, a decoder, a first and second pulse shaper, an adder, a register, a binary-hexadecimal counter, a limiting circuit and a reset circuit, wherein the output of the rectangular pulse generator is connected to the counting input of the first counter and the first inputs of the first and second elements of OR or register, The other inputs of the first and second OR elements are connected respectively to the direct and inverse outputs of the sign trigger, the first input of which is connected to the sign bus and the second input to the inverter output, the outputs of the first and second OR elements are connected respectively to the inputs of the countdown and direct counting of the second counter, the bit inputs of which are connected to the output of the limiting circuit, the bit inputs of which are connected to the input signal bus, and the sign input is connected to the sign bus, the bit inputs of the first counter are connected to the common bus, and the output is transfer a - with the first input of the And element, the direct and inverse outputs of the sign trigger are connected respectively to the first inputs of the third and fourth OR elements, the second inputs of which are connected to the output of the first pulse shaper, the first - third inputs of the decoder are connected respectively to the first - third outputs of the binary-hexadecimal counter, the inputs of the direct and reverse counts of which are connected respectively to the outputs of the third and fourth elements OR, the first output of the decoder is connected to the first inputs of the first and fifth elements And - NOT, the second output of the decoder - with the second input of the first and first input of the sixth elements AND - NOT, the third output - with the first input of the second and second input of the sixth elements AND - NOT, the fourth output - with the second input of the second and the first input of the fourth elements AND - NOT fifth output - with the first input of the third and second input of the fourth elements AND - NOT, sixth output - with the second inputs of the third and fifth elements AND - NOT, the output of the limiting circuit is connected to the first input of the adder, the output of which is connected to the second input of the register, the output of which connected to watts by the second input of the adder, the output of the reset circuit is connected to the second input of the And element and the third input of the register, characterized in that the output of the second counter is connected to the first input of the trigger, the output of which is connected to the fourth input of the decoder, the output of the elements And is connected to the second input of the trigger, recording inputs information of the first and second counters and the inverter input, the highest bit of the register output is connected to the input of the first pulse shaper, the output of which is connected to the input of the first pulse shaper, the output of which is connected to the input of the second pulse shaper, the output of which is connected to the fifth input of the decoder, the first and sixth outputs of the decoder are connected respectively to the third inputs of the third, fifth, first, sixth, second and fourth elements AND are NOT, the outputs of which are connected to the output buses.