RU2000100927A - Схема управления для энергонезависимого полупроводникового запоминающего устройства - Google Patents
Схема управления для энергонезависимого полупроводникового запоминающего устройстваInfo
- Publication number
- RU2000100927A RU2000100927A RU2000100927/09A RU2000100927A RU2000100927A RU 2000100927 A RU2000100927 A RU 2000100927A RU 2000100927/09 A RU2000100927/09 A RU 2000100927/09A RU 2000100927 A RU2000100927 A RU 2000100927A RU 2000100927 A RU2000100927 A RU 2000100927A
- Authority
- RU
- Russia
- Prior art keywords
- circuit
- data
- memory device
- semiconductor memory
- input
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims 4
- 238000010586 diagram Methods 0.000 title 1
- 230000000903 blocking Effects 0.000 claims 2
- 230000000295 complement Effects 0.000 claims 2
Claims (2)
1. Схема управления для энергонезависимого полупроводникового запоминающего устройства со схемой преобразователя уровня (10), которая подает выходное значение (D) и комплементарное этому выходному значению выходное значение (DN) на разрядную шину и/или числовую шину полупроводникового запоминающего устройства, с расположенной между схемой ввода (12) и схемой преобразователя уровня (10) схемой блокировки (latch) (11), которая промежуточно запоминает подлежащие запоминанию в полупроводниковом запоминающем устройстве данные, отличающаяся тем, что схема ввода (12) состоит из одного, расположенного своим участком исток-стока между входом данных (DATA) и первым, соединенным с управляющим входом схемы преобразователя уровня (10) выходом данных, первого n-канального МОП (N1) и последовательной схемы из двух, расположенных между массой и вторым, соединенным с комплементарным управляющему вводу управляющим вводом схемы преобразователя уровня (10), выходом данных, второго и третьего n-канальных МОП-транзисторов (N2, N3), причем затвор второго n-канального МОП-транзистора (N2) соединен с затвором первого n-канального МОП-транзистора (N1) и затвор третьего n-канального МОП-транзистора (N3) соединен со входом данных (DATA).
2. Схема управления по п.1, отличающаяся тем, что схема блокировки (11) состоит из двух включенных антипараллельно инверторов (I1, I2).
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19725181A DE19725181A1 (de) | 1997-06-13 | 1997-06-13 | Ansteuerschaltung für nichtflüchtige Halbleiter-Speicheranordnung |
DE19725181.1 | 1997-06-13 |
Publications (2)
Publication Number | Publication Date |
---|---|
RU2000100927A true RU2000100927A (ru) | 2001-11-10 |
RU2221286C2 RU2221286C2 (ru) | 2004-01-10 |
Family
ID=7832475
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2000100927/09A RU2221286C2 (ru) | 1997-06-13 | 1998-06-08 | Схема управления для энергонезависимого полупроводникового запоминающего устройства |
Country Status (12)
Country | Link |
---|---|
US (1) | US6137315A (ru) |
EP (1) | EP0988633B1 (ru) |
JP (1) | JP3399547B2 (ru) |
KR (1) | KR20010013737A (ru) |
CN (1) | CN1124617C (ru) |
AT (1) | ATE201112T1 (ru) |
BR (1) | BR9810100A (ru) |
DE (2) | DE19725181A1 (ru) |
ES (1) | ES2157666T3 (ru) |
RU (1) | RU2221286C2 (ru) |
UA (1) | UA42887C2 (ru) |
WO (1) | WO1998058384A1 (ru) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19921868C2 (de) * | 1999-05-11 | 2001-03-15 | Siemens Ag | Schaltungsanordnung zur Kontrolle von Zuständen einer Speichereinrichtung |
US7440311B2 (en) * | 2006-09-28 | 2008-10-21 | Novelics, Llc | Single-poly non-volatile memory cell |
US7554860B1 (en) | 2007-09-21 | 2009-06-30 | Actel Corporation | Nonvolatile memory integrated circuit having assembly buffer and bit-line driver, and method of operation thereof |
CN101861617B (zh) | 2007-12-28 | 2012-11-28 | 夏普株式会社 | 显示驱动电路和显示装置 |
WO2009084269A1 (ja) | 2007-12-28 | 2009-07-09 | Sharp Kabushiki Kaisha | 半導体装置及び表示装置 |
US8718223B2 (en) | 2007-12-28 | 2014-05-06 | Sharp Kabushiki Kaisha | Semiconductor device and display device |
EP2224423A4 (en) | 2007-12-28 | 2010-12-22 | Sharp Kk | AUXILIARY CAPACITY WIRING CONTROL CIRCUIT AND DISPLAY DEVICE |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4599707A (en) * | 1984-03-01 | 1986-07-08 | Signetics Corporation | Byte wide EEPROM with individual write circuits and write prevention means |
US4716312A (en) * | 1985-05-07 | 1987-12-29 | California Institute Of Technology | CMOS logic circuit |
US4654547A (en) * | 1985-06-28 | 1987-03-31 | Itt Corporation | Balanced enhancement/depletion mode gallium arsenide buffer/comparator circuit |
FR2604554B1 (fr) * | 1986-09-30 | 1988-11-10 | Eurotechnique Sa | Dispositif de securite pourla programmation d'une memoire non volatile programmable electriquement |
JP2773786B2 (ja) * | 1991-02-15 | 1998-07-09 | 日本電気アイシーマイコンシステム株式会社 | 書き込み電圧発生回路 |
JP3173247B2 (ja) * | 1993-09-29 | 2001-06-04 | ソニー株式会社 | レベルシフタ |
US5682345A (en) * | 1995-07-28 | 1997-10-28 | Micron Quantum Devices, Inc. | Non-volatile data storage unit method of controlling same |
JP3404712B2 (ja) * | 1996-05-15 | 2003-05-12 | 株式会社東芝 | 不揮発性半導体記憶装置及びその書き込み方法 |
-
1997
- 1997-06-13 DE DE19725181A patent/DE19725181A1/de not_active Ceased
-
1998
- 1998-06-08 DE DE59800692T patent/DE59800692D1/de not_active Expired - Lifetime
- 1998-06-08 BR BR9810100-5A patent/BR9810100A/pt not_active IP Right Cessation
- 1998-06-08 JP JP50354499A patent/JP3399547B2/ja not_active Expired - Fee Related
- 1998-06-08 KR KR1019997011752A patent/KR20010013737A/ko not_active Application Discontinuation
- 1998-06-08 EP EP98936116A patent/EP0988633B1/de not_active Expired - Lifetime
- 1998-06-08 CN CN98806144A patent/CN1124617C/zh not_active Expired - Fee Related
- 1998-06-08 AT AT98936116T patent/ATE201112T1/de active
- 1998-06-08 UA UA99126788A patent/UA42887C2/ru unknown
- 1998-06-08 WO PCT/DE1998/001560 patent/WO1998058384A1/de not_active Application Discontinuation
- 1998-06-08 RU RU2000100927/09A patent/RU2221286C2/ru not_active IP Right Cessation
- 1998-06-08 ES ES98936116T patent/ES2157666T3/es not_active Expired - Lifetime
-
1999
- 1999-12-13 US US09/460,346 patent/US6137315A/en not_active Expired - Fee Related
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0471289B1 (en) | High speed output buffer unit preliminarily shifting output voltage level | |
US5512854A (en) | Data output buffer for a semiconductor memory device | |
KR910002130A (ko) | 반도체집적회로 | |
KR920005160A (ko) | 반도체 집적회로 | |
US6020762A (en) | Digital voltage translator and its method of operation | |
RU2000100927A (ru) | Схема управления для энергонезависимого полупроводникового запоминающего устройства | |
KR970013732A (ko) | 멀티파워를 사용하는 데이타 출력버퍼 | |
KR970002666A (ko) | 노이즈를 차단하는 어드레스 버퍼 | |
US6930622B2 (en) | Voltage level converter device | |
JP2003036674A5 (ru) | ||
JP4510271B2 (ja) | パルス発生器 | |
US6242940B1 (en) | Data input buffer circuit | |
KR910016005A (ko) | 반도체 집적회로 | |
KR950004863B1 (ko) | Eprom 래치회로 | |
ATE201112T1 (de) | Ansteuerschaltung für nichtflüchtige halbleiter- speicheranordnung | |
KR100567526B1 (ko) | 메모리 칩의 파워업 리세트 회로 | |
DE69123268T2 (de) | Halbleiterspeichereinrichtung mit nichtflüchtigen Speicherzellen, Anreicherungsladetransistoren und peripheren Schaltkreisen mit Anreicherungstransistoren | |
KR100203868B1 (ko) | 파워-온 리셋회로 | |
KR200205375Y1 (ko) | 데이타 입력 버퍼 | |
KR910017424A (ko) | 반도체 집적회로 장치의 메모리셀 회로 | |
SU1566410A1 (ru) | Устройство считывани дл программируемой логической матрицы | |
KR0152352B1 (ko) | 논리 레벨 천이기 | |
RU2003123617A (ru) | Схема управления мощным моп транзистором | |
SU1378047A1 (ru) | Логическое устройство | |
KR970078009A (ko) | 반도체 메모리 장치의 입력 버퍼 |