RU1836693C - Устройство дл обработки изображений - Google Patents

Abstract

Изобретение относитс  к технической кибернетике, в частности к системам технической обработки изображени . Цель изобретени  - повышение быстродействи . Дл  достижени  цели в устройство введены четыре блока оперативной пам ти промежуточных сумм, регистр старта, счетчик адреса , блок регистровой пам ти, буфер данных и дешифратор адреса, а в операционный блок введены счетчик номера бита, регистр сдвига и регистр номера фильтра. Умножитель-формирователь , сумматор и регистр- делитель. 1 з.п.ф-лы, 5 ил.

Description

Изобретение относитс  к технической кибернетике, в частности, к системам технической обработки изображени . Предложенное техническое решение позвол ет реализовать свертку в окне 5-5 элементов с коэффициентами, аппроксимирующими функцию Гаусса, а также выполн ть операции клеточной логики в окне 3-3 элементов, в частности предлагаемое устройство может быть использовано дл  низкочастотной фильтрации полутоновых изображений и обработки бинарных препаратов операторами клеточной логики.

Цель изобретени  - повышение быстродействи .

Поставленна  цель достигаетс  тем, что в устройство дл  обработки изображений, содержащее блок микропрограммного управлени , блок оперативной пам ти результата , генератор тактовых импульсов, операционный блок, включающий регистр результата, арифметико-логический узел, узел пам ти, мультиплексор, причем выход генератора тактовых импульсов соединен со входами синхронизации операционного

блока и блока микропрограммного управлени , управл ющие выходы с первого по седьмой которого подключены к одноименным управл ющим входам операционного блока, выход которого через внутреннюю шину данных соединен с информационным входом оперативной пам ти результата, вход управлени  записью-считыванием которой подключен к восьмому управл ющему выходу блока микропрограммного управлени , введены четыре блока оперативной пам ти промежуточных сумм, регистр старта, счетчик адреса, блок регистровой пам ти, буфер данных и дешифратор адреса, в операционный блок введены счетчик номера бита, регистр сдвига и регистр номера фильтра, а арифметико- логическийузелсодержит умножитель-формирователь, сумматор и регистр-делитель , причем входна  информационна  шина устройства подключена к информационному входу-выходу буфера данных, выход которого через внутреннюю шину данных соединен с информационными входами-выходами операционного бло00 00 О О

ю

W

GJ

ка, регистра старта, четырех блоков оперативных пам тей промежуточных сумм, блока оперативной пам ти результата, блока регистровой пам ти, входы управлени  за- писью-считывани  и адресные входы кото- рой соединены соответственно с дев тым управл ющим и- адресным входами блока микропрограммногоуправлени , управл ющие выходы с дес того-по тринадцатый которого подключены соответственно ко входам управлени  записью-считыванием четырех блоков оперативных пам тей промежуточных сумм, четырнадцатый управл ющий вход блока микропрограммного управлени  соединен со счетным входом счетчика адреса, вход сброса которого соединен с п тнадцатым управл ющим выходом блока микропрограммного управлени , выход счетчика адреса подключен к адресным входам блока оперативной пам ти ре- зультата и четырех блоков оперативных пам тей промежуточных сумм, вход команды блока микропрограммного управлени  соединен через внутреннюю шину данных с выходом буфера данных, управл ющий вход которого соединен с шестнадцатым управл ющим выходом блока микропрограммного управлени , семнадцатый управл ющий выход которого соединен со входом управлени  записью регистра стар- та, адресный вход блока микропрограммного управлени  соединен с выходом дешифратора адреса, вход которого подключен к адресному входу устройства, вход управлени  блока микропрограммного уп- равлени  подключен к управл ющей входом шины устройства; в операционном блоке перва  группа информационных входов умножител -формировател , группы информационных входов мультиплексора и регистра номера фильтра подключены к информационному входу операционного блока, тактовые входы умножител -формировател , сумматора, регистра-делител  и регистра сдвига соединены со входом синх- ронизации операционного блока, первый и второй управл ющие входы операционного блока соединены с первым и вторым управл ющими входами умножител -формировател , выход которого подключен к первому информационному входу сумматора, второй информационный вход которого соединен с выходом регистра-делител  и информационным входом регистра результата, а выход подключен к параллельному информацией- ному входу регистра-делител  и первому адресному входу узла пам ти, второй адресный вход которого соединен с выходом регистра номера фильтра, управл ющий вход которого подключен к третьему

управл ющему входу операционного блока, четвертый управл ющий вход которого подключен к входу управлени  записью-считыванием узла пам ти, а п тый управл ющий вход соединен со входом сдвига регистра- делител , последовательный информационный вход которого соединен с выходом узла пам ти, информационный вход которого подключен к выходу мультиплексора и информационному входу регистра сдвига, управл ющий вход мультиплексора соединен с выходом счетчика, счетный вход которого соединен с шестым управл ющим входом операционного блока, выходы регистра сдвига подключены ко второй группе информационных входов умножител -формировател , седьмой управл ющий вход операционного блока подключен к управл ющему входу регистра результата, выход которого  вл етс  выходом блока.

Умножитель-формирователь содержит первый и второй коммутаторы и три регистра сдвига, тактовые входы которых подклю- ченыктактовомувходу

умножител -формировател , первый управл ющий вход которого подключен к управл ющим входам первого и второго коммутаторов, первые информационные входы которых подключены соответственно к последовательным выходам второго и третьего регистров сдвига, вторые информационные входы коммутаторов и последовательный вход третьего регистра сдвига образуют вторую группу информационных входов умножител -формировател , выходы первого и второго коммутаторов подклю- чены к входам сдвига вправо соответственно первого и второго регистров сдвига, последовательные выходы которых подключены ко входам сдвига влево соответственно второго и третьего регистров сдвига, параллельные входы регистров сдвига образуют первую группу информационных входов умножител -формировател , выходы регистров сдвига образуют выход умножител -формировател .

На фиг.1 представлена блок-схема предлагаемого устройства; на фиг.2 и фиг.З - примеры конкретного конструктивного выполнени  операционного блока и блока микропрограммного управлени ; на фиг.4 и фиг.5 - блок-схема алгоритма работы устройства .

Устройство содержит блоки 1,2,3,4 оперативной пам ти промежуточных сумм, блок 5 оперативной пам ти результата, счетчик 6 адреса, блок 7 регистровой пам ти (на четыре регистра) регистр 8 старта, операционный блок 9, буфер 10 данных, дешифратор 11 адреса, блок 12

микропрограммного управлени , генератор 13 тактовых импульсов, канал 14микроЭ8М IBM PC.

Операционный блок 9 (фиг.2) содержит регистр 15 результата, арифметико-логический узел, включающий умножитель-формирователь 16, сумматор 17 и регистр-делитель 18, разупаковщик 19, узел 20 пам ти, регистр 21 номера фильтра.

Разупаковщик 19 содержит мультиплексор 22, счетчик 23 номера бита и регистр 24 сдвига.

Умножитель-формирователь 16 содержит первый и второй коммутаторы 25, первый , второй и третий регистры сдвига 26/1. 26/2,26/3.

Блок 12 микропрограммного управлени  (фиг.З) содержит ПЗУ-контроллер 27, узел 28 старта выполнени  операций, дешифратор 29 загрузки регистров, регистр 30 команды. В качестве ПЗУ-контроллера 27 может быть использовано устройство, описанное в книге Я.Чу Организаци  ЭВМ и микропрограммирование (изд. Мир, М.. 1975, стр.120, параграф 3.4.1., рис.3.7).

Устройство работает следующим образом .

Перед началом работы по сигналу с дешифратора 11 адреса дешифратор 29 загрузки регистров вырабатывает сигнал записи в регистр 30 команды, перевод  усг тройство в один из двух режимов работы: свертка в окне 5-5 элементов или клеточна  обработка,

В режиме свертки работа осуществл етс  следующим образом: по команде с дешифратора 29 данные через буфер 10 поступают в регистр 8 старта. Одновременно с этим другим сигналом дешифратор 29 устанавливает в активное состо ние узел 28 старта, который представл ет собой динамический Р-триггер, в результате на выходе узла старта устанавливаетс  уровень логической 1. По этому сигналу ПЗУ-контроллер 27 переводитс  из состо ни  сброса в состо ние формировани  адресов микропрограммы . При этом ПЗУ-контроллер 27 осуществл ет выработку управл ющих сигналов в соответствий с алгоритмом обработки полутонового изображени .

Изображение обрабатываетс  в режиме посто нного сканировани  с вычислением в момент прихода по входной информационной шине очередного элемента изображени . Дл  выполнени  свертки в окне 5-5 элементов необходимо осуществить перемножение соответствующей матрицы изображени  с матрицей коэффициентов, котора  образуетс  путем перемножени  соответствующих значений

1, 4, 6, 4, 1 по строкам и столбцам, с последующим делением результата песемноже- ни  на сумму всех коэффициенте.. Так как полученна  матрица коэффициентов сепа- рабельна, достаточно произвести 5 умножений элементов строки на коэффициенты 1, 4, б. 4, 1 и полученные значени  промежуточных сумм в 5 соседних строках умнохмть на аналогичные коэффициенты, В цлл х

0 уменьшени  разр дности блоков 1 -4 оперативной пам ти применен способ с округлением промежуточных сумм с 12 разр дов до 8. Реализацию данного алгоритма осуществл ют следующим образом.

5 Первые 4 байта информации по команде с ПЗУ 27 последовательно занос тс  в блок 7 регистровой пам ти, осуществл   тем самым первоначальную установку регистров блока 7. после чего блок.микропрограммно0 го управлени  переходит к выполнению основной программы обработки. ПЗУ 27 вырабатывает адрес и сигнал считывани  первого регистра блока 7. Данные из этого регистра поступают на вход умножител 5 формировател  16, где умножаютс  на коэф- фициент 1. Умножитель-формирователь работает следующим образом. Данные через шину данных поступают на входы параллельной загрузки сдвиговых регистров

0 26. Причем входы разведены так. что информаци  при записи умножаетс  на 2. Деление на 2 или умножение на 2 осуществл етс  путем сдвига информации вправо или влево на 1 разр д. Если необходимо получить ко5 эффициент умножени  1 сдвиг осуществл етс  на один разр д вправо. При получении коэффициента 4 сдвиг осуществл етс  влево через коммутаторы 25, которые обеспечивают формирование окна при работе в

0 бинарном режиме. Таким образом, получаетс  умножение на 1, 4,6 (4+2). Данные, умноженные на коэффициент 1, пройд  через сумматор 17 поступает в регистр 18. Данные из второго регистра блока 7 посту5 пают в умножитель-формирователь 16с одновременной перезаписью в первый регистр блока 7. Эти данные в умножителе- формирователе 16 умножаютс  на коэффициент 4 и. досуммируютс  к содержимому

0 регистра 18. Данные с третьего регистра блока 7 поступают в умножитель-формирователь 16с одновременной перезаписью во второй регистр блока 7. Содержимое регистра умножител -формировател  16 умно5 жаетс  на 2 и досуммируетс  к содержимому регистра 18. Эти же данные умножаютс  на 4 и также досуммируютс  к содержимому регистра 18. чем обеспечиваетс  умножение соответствующих данных на коэффициент 6. Данные с четвертого ре-истра блока 7 поступают в умножитель- ормирователь 16 с одновременной переаписью в третий регистр блока 7. Содержимое умножител -формировател  16 умножаетс  на 4 и досуммируетс  с соержанием регистра 18. Данные с регистра тарта 8 поступают в умножитель-Формирователь 16 с одновременной .перезаписью в етвертый регистр блока 7, Данные в умножителе-формирователе 18 умножаютс  на 1 и досуммируютс  к содержимому регистра 18. В результате чего происходит сдвиг элементов строки в блоке Т. осуществл   провижение окна вдоль строки. Содержимое регистра 18 делитс  на 16 путем сдвига на 4 разр да вправо и по сигналу с ПЗУ 27 записываетс  в регистр 15 результата, Таким образом регистр 15 содержит промежуточную сумму текущей строки,

После проведени  операций по строке, осуществл етс  обработка промежуточных сумм, полученных при обработке предыдущих строк. Дл  этого блок 12 вырабатывает управл ющие сигналы на блоки оперативной пам ти промежуточных сумм, по которым данные из оператирной пам ти поступают на умножитель-формирователь 16, умножаютс  на 1 и досуммируютс  к содержимому регистра 18, который уже содержит промежуточную сумму текущей строки. Данные из блока 2 поступают в умножитель-формирователь 16 и одновремен- но с этим блок 12 обеспечивает их перезапись в блок 1. Эти данные умножаютс  на 4 и досуммируютс  к содержимому регистра 18, обеспечива  тем самым умножение на 6. Данные из блока 4 поступают в умножитель-формирователь 16 с одновременной перезаписью в блок 3. Эти данные умножаютс  на 4 и досуммируютс  к содержимому регистра 18. Данные из регистра 15 записываютс  в блок 4, тем самым заверша  сдвиг формируемого окна на одну строку вниз.

После проведени  этих операций данные в регистре 18 дел тс  на 16 путем сдвига на 4 и по командам с ПЗУ 27 через регистр 15 поступают в блок 5. После чего по сигналу с ПЗУ-контроллера 27 происходит увеличение счетчика адреса 6 на 1 с одновременным сбросом узла 28 в исходное состо ние, подготавлива  тем самым устройство к приему следующего элемента строки. После загрузки последнего элемента строки в регистр 3.0 по сигналу с дешифратора 29 заноситс  команда Считывани  результата. По этому же сигналу обнул етс  счетчик адреса 6 и данные из блока 5 могут быть считаны микроЭВМ: Обработка всего кадра изображени  производитс  строка за строкой по алгоритму, описанному выше. В режиме бинарной обработки устройство выполн ет операции морфологической логики в окне 3-3 элемента с применением табличного метода получени  результата, который состоит в том. что из элементов изображени  формируетс  дев тиразр дный адрес таблицы фильтров, записанной в узел пам ти , и выбранные из таблицы данные  вл ют0 с  откликом на окружение центральной точки-.Дл  увеличени  быстродействи  в качестве входной информации используетс  бинарное изображение, побитно упакованное в байт.

5 В режиме бинарной обработки изображени  устройство осуществл ет работу следующим образом. По сигналу с дешифратора 11 дешифратор 29 выполн ет запись бинарной информации с канала мик0 роЭВМ 14 через буфер 10 в регистр 8 старта - одновременно с этим по сигналу с дешифратора 29 устанавливаетс  узел 23 старта в активное состо ние, разреша  тем самым выработку управл ющих сигналов с ПЗУ5 контроллера 27. После этого контроллер 27 вырабатываетуправл ющие сигналы в соответствии с алгоритмом бинарной обработки . Данный алгоритм заключаетс  в том, что. все изображение сканируетс  окном 3-3

0 элемента и определ етс  окружение центральной точки окна. Из сформированного. окна формируетс  9-ти разр дный адрес таблицы фильтра, отклик которой  вл етс  новым значением текущей точки в обрабо5 тайном изображении. В соответствии с алгоритмом по сигналам с ПЗУ-контроллера 27 данные из блока Т поступают на разупа- ковщик 19, который функционирует следующим образом. Байт данных текущей строки

0 обрабатываемого изображени  поступает на мультиплексор 22 разупаковщика, где происходит выбор бита информации в соответствии с состо нием счетчика 23, который определ ет положение бита в байте. Пол5 ученный результат по тактовому импульсу вдвигаетс  в регистр 24. После этого на вход мультиплексора поступает байт данных предыдущей строки и выбираетс  аналогичный бит информации. После поступлени 

0 байта третьей строки в регистре 24 содержитс  информаци  об окружении точки в текущей позиции, котора  поступает в умножитель-формирователь 16 с одновременным увеличением счетчика 23 на 1 по

5 модулю 7, Таким образом, после поступлени  информации из блока 1 происходит выбор текущего бита изображени  и сохранение его в регистре 24, Данные из блока 2 поступают на разупаковщик 19. где выбираетс  аналогичный бит информации и

сохран етс  также в регистре 24. Данные из регистра 8 также поступают в регистр 24 через мультиплексор 22. После накоплени  информации о текущем столбце данные из регистра 24 вдвигаютс  через коммутаторы 25 в регистры 26 блока 16 с одновременным продвижением ранее накопленной информации . В результате чего блок 19 содержит информацию о текущем окне обработки, котора  представл ет собой 9-ти разр дный адрес таблицы бинарных фильтров. Этот адрес , пройд  через сумматор 17, поступает на адресные входы узла пам ти 20, в результате чего на его выходе по вл етс  бит информации , который определен состо нием окна обработки и номером фильтра, задаваемым содержимым регистра 21, в которую заноситс  информаци  о номере страницы таблицы фильтра из канала 15 по сигналу с дешифратора 29. Этот бит вдвигаетс  в ре- гистр 18. После выполнени  8-ми тактов обработки в регистре 18 хранитс  упакованна  информаци  текущего байта обработанного изображени . Эта информаци  пройд  через регистр 15, сохран етс  в блоке 5. Содержимое блока 2 переписываетс  в блок 1. а содержимое регистра 8 - в блок 2. После чего происходит увеличение счетчика 6 на единицу и установка очередного байта информации. Считывание обра- ботанного изображени  аналогично считыванию в предыдущем режиме.

Claims (2)

1. Формула изобретени  1. Устройство дл  обработки изображений , содержащее блок микропрограммного управлени , блок оперативной пам ти результата , генератор тактовых импульсов, операционный блок, включающий регистр результата, арифметико-логический узел. узел пам ти, мультиплексор, причем выход генератора тактовых импульсов соединен со входами синхронизации операционного блока и блока микропрограммного управлени , с первого по седьмой управл ющие выходы которого подключены к одноименным управл ющим входам операционного блока , выход которого через внутреннюю шину данных соединен с информационным входом блока оперативной пам ти результата, вход управлени  записью-считыванием ко- торого подключен к восьмому управл ющему выходу блока микропрограммного управлени , отличающеес  тем, что, с целью повышени  быстродействи , в него введены четыре блока оперативной пам ти промежуточных сумм, регистр старта, счетчик адреса, блок регистровой пам ти, буфер данных и дешифратор адреса, в операционный блок введены счетчик номера бита, регистр сдвига и регистр номера фильтра, а

   арифметико-логический узел содержит умножитель-формирователь , сумматор и регистр-делитель , причем входна  информационна  шина устройства подключена к информационному входу-выходу буфера данных, выход которого через внутреннюю шину данных соединен с информационными входами-выходами операционного блока регистра старта, с первого по четвертый блоков оперативной пам ти промежуточных сумм, блока оперативной пам ти результата, блока регистровой пам ти , входы управлени  записью-считыванием и адресные входы последнего соединены соответственно с дев тым управл ющим и адресным выходами блока микропрограммного управлени , с дес того по тринадцатый управл ющие выходы которого подключены соответственно к входам управлени  записью-считыванием первого- четвертого блоков оперативней пам ти про- межуточных сумм, четырнадцатый управл ющий выход блока микропрограммного управлени  соединен со счетным входом счетчика адреса, вход сброса которого соединен с п тнадцатым управл ющим выходом блока микропрограммного управлени , выход счетчика адреса подключен к адресным входам блока оперативной пам ти результата и первого-четвертого блоков оперативной пам ти промежуточных сумм, вход команды блока микропрограммного управлени  соединен через внутреннюю шину данных с выходом буфера данных, управл ющий вход которого соединен с шестнадцатым управл ющим выходом блока микропрограммного управлени , семнадцатый управл ющий выход которого соединен С входом управлени  записью регистра старта, адресный вход блока микропрограммного управлени  соединен с выходом дешифратора адреса, вход которого подключен к адресному входу устройства, вход управлени  блока микропрограммного управлени  подключен к входной управл ющей шине устройства, в операционном блоке перва  группа информационных входов умножител -формировател , группы информационных входов мультиплексора и регистра номера фильтра подключены к информационному входу операционного блока, тактовые входы умножител -формировател , сумматора, регистра-делител  и регистра сдвига соединены с входом синхронизации операционного блока, первый и второй управл ющие входы которого соединены с первым и вторым управл ющими входами умножител -формировател , выход которого подключен к первому информационному входу сумматора, второй

   информационный вход которого соединен с выходом регистра-делител  и информационным входом регистра результата, а выход подключен к параллельному информационному входу регистра-делител  и первому ад- ресному входу узла пам ти, второй адресный вход которого соединен с выходом регистра номера фильтра, управл ющий вход которого подключен к третьему управл ющему входу операционного блока, четвертый управл ющий вход которого подключен к входу управлени  записью-считыванием узла пам ти, а п тый управл ющий вход соединен с входом сдвига регистра-делител , последовательный информацией- ный вход которого соединен с выходом узла пам ти, информационный вход которого подключен к выходу мультиплексора и информационному входу регистра сдвига, управл ющий вход мультиплексора соединен с выходом счетчика номера бита, счетный вход которого соединен с шестым управл ющим входом операционного блока, выходы регистра сдвига подключены к второй группе информационных входов умножите- л -формировател , седьмой управл ющий вход операционного блока подключен к управл ющему входу регистра результата, выход которого  вл етс  выходом операционного блока.
2. 2. Устройство по п, 1, о т л и ч а ю щ е е- с   тем, что умножитель-формирователь содержит первый и второй коммутаторы и три регистра сдвига, тактовые входы которых подключены к тактовому входу умножител - формировател , первый управл ющий вход которого подключен к управл ющим входам первого и второго коммутаторов, первые информационные входы которых подключены к последовательным выходам соответственно второго и третьего регистров сдвига, вторые информационные входы коммутаторов и последовательный вход третьего регистра сдвига образуют вторую группу информационных входов умножител -формировател , выходы первого и второго коммутаторов подключены к входам сдвига влево соответственно первого и второго регистров сдвига , последовательные выходы которых подключены к входам сдвига вправо соответственно второго и третьего регистров сдвига, параллельные входы регистров сдвига образуют первую группу информационных входов умножител -формировател , выходы регистров сдвига образуют выход умножител -формировател , второй управл ющий вход умножител -формировател  подключен к входам задани  режима первого , второго и третьего регистров сдвига.

   C699C81

   С /ygyg/ J

   Установка режима

   Запись %гщбгх 8 регистр 8

   Полутоновой

   V

   Чтение первого fieeuc/n&B. регистровой лам  ш 7, у&но-  ение на Т и запись дре &пр

   JL

   ЧгпенцеВтового югус  ра ре- ттробой пам ти ъпергэвлись § первый регистр, ##лше/мг т $ udectjfvwpoBawe /r содержимое Регистра М

   ±

   треаъего регистра penth етвабой, /jattffffw перезолись т /торий pesi/cmflf умножение ни о, двеуммировамие к содержимому реме/ ра 18

   i

   ItfftoMitff четвертого. регистра пробей лам / а 7, переза- тоетий регистр, умножена Л и досуммирдвамие к со- регистра 78

   1

   fawire регус $а8, перезапись f четвертый вегветр регистр - WwMffsm/ 7, умножение net 1

   и досумнуравв ие к содержим - $j регистра 1в

   Чтение данных

   JL

   Чтение р ера/тх/д- ной пам ти

   инкремент счетша б

   L

   бинарный

   /с

   чтение оперативной пам ти)

   i

   Загрузитьп-й wm о регистр 2Ь

   Чтение опера/ш ной пам ти.

   ±

   Загрузить п-й tiiim в регистр

   Чтение pesuc.

   8

   Загрузить п-й Sam 9 регистр 24

   Переписала -реУ {астр 2$ o.pewcmpfli

   Ј

   млмитьЗмт из ъаалакы 2Оц 838и- уть 6регистр Ж

   Г/г. «Л./ I

   42

   Фн% 4

   Деление регистра 18 на б и запись & регистр }5

   1

   Чтение оперативной пом ти Jf умножение на 4 ц дасуммиро- ооние к содержимому реглет- ра 18

   Чтение onepamuSwv пам ти 2, перезапись 6 е еротж ую ло- rvwib 1, умножение на 6 и до - суммирование к содержимому регистра W

   Чтение оперативной /ш /м/З перезолю о оперативную патть 2, умножение т $ и Уосуммиро- оаме к содержимому регистра 18

   Чтение оператидной пам ти 4, перезапись в оперативную па п ть 3, doct/vw/podawe к со - аержимому регас/пра 7Ј с/ умножение на /

   Деление содержимого регистра 18 на 16, перезапись содержимого регистра 15 в отратиднум пам ть 4-

   Зались содержимого регис&ра 18 S оператиб ную пам ть S

   Увеличение счетчию б на 7

   Переписать содержимое onepaww- ти пам ти 2 д опе- Qa/ni/Srti/w .WMffm 7

   Переписать содержимое регистраВ 8 опера/гшбнум пам ть 2

   Переписать содержимое регистра 18 о олератиЗж/х па м т 7