RU1807498C - Функциональный преобразователь - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в быстродействующих специализированных устройствах и системах управлени  технологическими процессами. Цель изобретени  - повышение быстродействи . Поставленна  цель достигаетс  тем, что функциональный преобразователь содержит три регистра, блок пам ти, три сумматора , два регистра сдвига, три коммутатора, блок управлени . 1 з.п. ф-лы, 2 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении быстродействующих специализированных устройств и систем управлени - технологическими процессами.

Цель изобретени  - повышение быстродействи  устройства.

Поставленна  цель достигаетс  тем, что в функциональный преобразователь, содержащий первый, второй и третий регистры, блок пам ти, первый, второй и третий сумматоры , первый и второй регистры сдвига, первый, второй и третий коммутаторы, блок управлени , первый выход которого подключен к объединенным между собой синх- ровходу первого регистра, синхровходу второго регистра, входам установки в ноль первого, второго и третьего сумматоров, входу установки единицы старшего разр да первого регистра сдвига, второй выход соединен со входами синхронизации третьего регистра, второго регистра сдвига и второго сумматора, информационные выходы которого подключены к шине,  вл ющейс  выходной шиной устройства, перва  группа информационных входов соединена соответствующим образом с информационными выходами третьего сумматора, первый управл ющий вход которого подключен к восьмому выходу блока управлени , второй управл ющий вход обьединен с первым-управл ющим входом первого сумматора и подключен к седьмому выходу блока управлени , третий выход которого соединен с .управл ющими входами первого и второго коммутаторов, выходы первого коммутатора соединены и информационными входами третьего регистра, перва  и втора  группа входов соединены соответственно с входной шиной аргумента А преобразовател  и со старшей группой выходов блока пам ти , адресные входы которого соединены с группой старших разр дов первого регистра , информационные входы которого подключены к входной шине аргумента ДХ преобразовател , группа выходов младших разр дов подключена к информационным входам второго регистра сдвига, входна 

Ё

00

о

х|

N Ю

шина аргумента а X преобразовател  подключена к информационным входам второго регистра, информационные выходы которого соединены с первой группой входов третьего коммутатора, втора  группа входов которого соединена с информационными выходами третьего регистра, выходы подключены к информационным входам первого сумматора, второй управл ющий вход которого подключен к шестому выходу блока управлени , четвертый выход которого соединен с управл ющим входом третьего коммутатора, дев тый выход подключен к объединенным между собой управл ющим входам первого и второго регистров сдвига и третьему управл ющему входу первого сумматора, причем первый вход блока управлени  подключен к выходу старшего разр да второго регистра сдвига, третий вход - к объединенным между собой второму управл ющему входу второго сумматора и выходу младшего разр да первого регистра сдвига, при этом группа младших разр дов блока пам ти соединена с первой группой входов второго коммутатора, вто- ра .группа входов которого соединена с шиной аргумента Y преобразовател , выходы подключены к информационным входам второго сумматора, кроме того,, информационные выходы первого регистра сдвига соединены с информационными входами третьего сумматора, введены триггер и элемент сравнени , выход которого подключен к четвертому блоку управлени , второй вход которого соединен с первым входом элемента сравнени  и выходом триггера, первый вход которого подключен к п тому выходу блока управлени ,эторой вход объединенсо вторым входом элемента сравнени  и подключен к выходу ста рш.его разр да первого сумматора, при этом блок управлени  содержит переключатель, первый и второй RS-триггеры, формирователь, три элемента задержки, генератор тактовых иМ- пульсов, семь элементов 1/1, четыре злемеьн та ИЛИ и регистр сдвига, причем шина Пуск блока управлени  соединена с входом формировател  и входом переключател , первый и второй выходы которого подключены соответственно к S и R входам первого RS-трйггера, выход которого соединен С первым входом первого элемента И, выход которого подключен к третьему выхо- ду блока управлени , первый выход которого соединен с выходом формировател , входом первого элемента задержки и первым входом первого элемента ИЛИ, второй вход которого соединен с третьим входом блока управлени , второй выход которого подключен к объединённым между собой

второму входу первого элемента И, выходу первого элемента задержки, первому входу второго элемента ИЛИ и S-входу второго RS-трмггера, R-вход которого соединен с выходом первого элемента ИЛИ, выход соединен с первым входом второго элемента И, второй вход которого подключен к выходу генератора тактовых импульсов, выход соединен с управл ющим входом регистра

0 сдвига, вход синхронизации которого соединен через второй элемент задержки с выходом третьего элемента ИЛИ, первый вход которого соединен с первым входом третьего элемента И и через третий элемент за5 держки с выходом второго элемента ИЛИ, второй вход которого подключен к объединенным между собой дев тому выходу блока управлени  и выходу четвертого элемента И, первый вход которого соединен

0 с четвертым входом блока управлени  и инверсным входом п того элемента И, второй вход подключен к пр мому входу п того элемента И и третьему входу регистра сдвига, первый выход которого соединен с п тым

5 выходом блока управлени , второй выход подключен к первым входам шестого и седьмого элементов И, второй вход шестого элемента И соединен со вторым инверсным входом седьмого элемента И и подключен

0 ко второму входу блока управлени , первый

вход которого соединен со вторым входом

третьего элемента И, выход которого под ключей к четвертому выходу блока управле ни  и первому входу четвертого элемента

5 ИЛИ, выход которого соединен с шестым входом блока управлени , второй вход объединен с выходом седьмого элемента И и подключен к восьмому выходу блока управлени , седьмой выход которого соединен с

0 выходом шестого элемента И, причем выход п того элемента И подключен ко второму входу третьего элемента ИЛИ.

Технических решений со сходными отличительными признаками не обнаружено,

5 следовательно , предложенное решение обладает существенными отличи ми. Повышение быстродействи  устройства достигаетс  за счет введени  в его состав триггера, элемента сравнени  и новых св 0 зей.

. На фиг. 1 дана структурна  схема функционального преобразовател ; на фиг. 2 - блок управлени ,

Преобразователь содержит первый,

5 второй и третий регистры 1-3, блок 4 пам ти , первый, второй и третий сумматоры 5-7, первый и второй регистры сдвига 8 и 9, первый , второй и третий коммутаторы 10-12, триггер 13, элемент 14 сравнени  и блок 15 управлени , первый выход которого подключей к объединенным между собой синх- ровходу первого регистра 1, синхровходу второго регистра 2, входам установки в ноль первого, второго и третьего сумматоров 5- 7, входу установки единицы старшего разр да первого регистра 8 сдвига, второй выход соединен со входами синхронизации третьего регистра 3, второго регистра 9 сдвига и второго сумматора б, информационные выходы которого подключены к шине ,  вл ющейс  выходной шиной устройства, перва  группа информационных входов соединена соответствующим образом с информационными выходами третьего сумматора 7. первый управл ющий вход которого подключен к восьмому выходу блока 15 управлени , второй управл ющий вход объединен с первым управл ющим входом первого сумматора 5 и подключен к седьмому выходу блока 15 управлени , третий выход которого соеди-. нен с управл ющими входами первого и второго коммутаторов 10 и 11, выходы первого коммутатора 10 соединены с информационными входами третьего регистра 3. перва  и втора  группа.входов соединены соответственно с входной шиной аргумента ЛX и со старшей группой выходов блока 4 пам ти, адресные выходы которого соединены с группой старших разр дов первого регистра 1, информационные входы которого подключены к входной шине аргумента X, группа выходов младших разр дов подключена к информационным входам второго регистра 9 сдвига, входна  шина аргумента подключена к информационным входам второго.регистра 2, информационные выходы которого Соединены с первой группой входов третьего коммутатора 12, втора  группа входов которого соединена с информационными входами третьего регистра 3, выходы подключены к информационным входам первого сумматора 5,.второй управл ющий вход которого подключен к шестому выходу блока 15 управлени , четвертый выход которого соединен с управл ющим входом третьего коммутатора 12, дев тый выход подключен к объединенным между собой управл ющему входу первого регистра 8 сдвига, управл ющему, входу второго регистра 9 сдвига и третьему управл ющему входу первого сумматора 5, причем пер- в.ый вход блока 15 управлени  подключен к выходу старшего разр да второго регистра 9 сдвига, третий вход подключен к объединенным между собой второму управл ющему входу второго сумматора 6 и выходу младшего разр да первого регистра 8 сдвига , при этом группа младших разр дов блока 4 пам ти соединена с первой группой

входов второго коммутатора. 11, втора  группа входов которого соединена с шиной аргумента Y, выходы подключены к информационным входам второго сумматора 6, 5 кроме того, информационные выходы первого регистра 8 сдвига соединены с информационными входами третьего сумматора 7, выход элемента 14 сравнени  подключен к четвертому входу блока 15 управлени , вто0 рой вход которого соединен с первым входом элемента 14 сравнени  и выходом триггера 13, первый вход которого подключен к п тому выходу блока 15 управлени , второй вход объединен с вторым входом

5 элемента 14 сравнени  и подключен к выходу старшего разр да первого сумматора 5.

Блок 15 управлени , структурна  .схема которого приведена на фиг. 2. содержит пе0 реключатель, первый и второй триггеры 17 и 18, формирователь 19, три элемента задержки 20-22. генератор 23 тактовых импульсов , семь элементов И 24-30. четыре элемента ИЛИ 31-34 и регистр 35 сдвига,

5 причем шина Пуск блока 15 управлени  соединена со входом формировател  19 и переключател  16, первый и второй выходы которого подключены соответственно к S и R входам первого RS-триггера 17, выход ко0 торого соединен с первым входом первого элемента И 24, выход которого подключен к третьему выходу блока 15 управлени , первый выход которого соединен с выходом формировател  19, входом первого элемен5 та 20 задержки и первым вхоДом первого элемента ИЛИ 31. второй вход которого соединен с третьим входом блока 15 управлени , второй выход которого подключен к объединенным между собой второму входу

0 первого элемента И 24, выходу первого элемента 20 задержки, первому входу второго . элемента ИЛИ 32 и S-входу второго RS-триггера 18, R-вход которого соединен с выходом первого элемента ИЛИ 32, выход

5 соединен с первым входом второго элемента И 25, второй вход которого подключен к выходу генератора 23 тактовых импульсов, выход соединен с управл ющим входом регистра 35 сдвига, вход синхронизации кото0 рого соединен через второй элемент 21 задержки с выходом третьего элемента ИЛИ 33, первый вход которого соединен с первым входом третьего элемента И 26 и через третий элемент задержки 22 с выходом вто5 рого элемента ИЛИ 32, второй вход которого подключен к объединенным между собой дев тому выходу блока 15 управлени  и выходу четвертого элемента И 27, первый вход которого соединен с четвертым входом блока 15 управлени  и инверсным входом п того элемента И 28, второй вход подключен к пр мому входу п того элемента И 28 и третьему выходу регистра 35 сдвига, первый выход которого соединен с п тым выходом блока 15 управлени , второй выход подключен к первым входам шестого и седьмого элементов И 29 и 30, второй выход шестого элемента И 29 соединен со вторым инверсным входом седьмого элемента И 30 и подключен ко второму входу блока 15 управлени , первый вход которого соединен со вторым входом третьего элемента И 26, выход которого подключен к четвертому выходу блока 15 управлени  и первому входу четвертого элемента ИЛ И 34, выход которого соединен с шестым выходом блока 15 управлени , второй вход объединен с выходом седьмого элемента И 30 и подключен к восьмому выходу блока 15 управлени , седьмой выход которого соединен с выходом шестого элемента И 29, причем, выход п того элемента И 28 подключен ко второму входу третьего элемента ИЛИ 33.

Устройство работает следующим образом .

Сигнал, определ ющий начало цикла вычислений, по входу Пуск поступает на формирователь 19 блока 15 управлени . Кроме того, по сигналу Пуск с помощью переключател  16 фиксируетс  режим вычислени  и устанавливаетс  в соответствующее состо ние первый триггер 17, формирователь 19 выбирает стандартный импульс, который поступает на первый выход блока 15 управлени  и обеспечивает обнуление первого, второго и третьего сумматоров 5-7, занесение аргумента X в первый регистр 1, приращение аргумента Д X во второй регистр 2, а также единицы в старший разр д первого регистра 8 сдвига. Сигнал с входа формировател  19, кроме того, задерживаетс  первым элементом 20 задержки на интервал времени, несколько превышающий длительность импульса, формируемого формирователем 19.

Таким образом, импульс, по вл ющийс  на выходе первого элемента 20 задержки, обеспечивает переключение второго триггера в единичное состо ние, а также занесение исходной информации. Так, если первый триггер 17 установлен в единичное состо ние, что соответствует режиму вычислений с данными, хранимыми в блоке 4 пам ти (элемент И 24 закрыт), в регистр 9 сдвига занос тс  младшие разр ды аргумента X. Выбираемые с блока 4 пам ти по адресу, определ емому старшими разр дами первого регистра 1, значение Функции и приращение функции через первый и второй коммутаторы 10 и 11 занос тс  во второй сумматор 6 и третий регистр 3 соответственно . Если первый регистр 17 установлен в нулевое состо ние, что соответствует режиму вычислений е данными, поступающими извне в устройство (элемент И 24 открыт ), в регистр 9 сдвига занос тс  младшие разр ды аргумента, а значение функции Y и приращение функции А через первый и второй коммутаторы 10 и 11 занос тс  во

второй сумматор 6 и третий регистр 3 соответственно . Далее начинаетс  основной цикл вычислений. Ни первом сумматоре 5 формируетс  величина так называемой оценочной функции F, знак которой определ ет

пор док вычислени  приращени  функции A Y от заданного значени  аргумента, При этом преобразователь работает следующим образом.

Если старший разр д величины X 0,... г

-1(младшие разр ды аргумента) равен единице , то через третий коммутатор 12 на входы первого сумматора 5 поступает код величины А и при наличии сигнала с шестого выхода .блока 15 управлени  обеспечивает вычитание этой величины из содержимого первого сумматора 5: F F - -А. В противном случае элемент И 26 закрыт и операци  вычитани  не производитс .

Импульсе выхода третьего элемента задержки 22 через элемент ИЛИ 33 и второй элемент задержки 21 поступает на вход регистра 35 сдвига, обеспечива  запись единицы в его младший разр д. Импульсы с

выхода генератора 23 импульсов начинают поступать через открытый элемент И 25 На вход регистра 35 сдвига, обеспечива  продвижение единицы по всем его разр дам. Первый из сигналов, формируемый на первом выходе регистра 35 сдвига, поступает на управл ющий вход триггера 13, обеспечива  фиксацию в нем значени  старшего (знакового) разр да первого сумматора 5. Далее анализируетс  знак оценочной

функции. Если F 0, то сигнал высокого уровн  с выхода триггера 13 открывает элемент И 29, на второй вход которого поступает импульс со второго выхода регистра 35 сдвига, Сигнал с выхода элемента И 29 подаетс  на вход управлени  сложением первого и третьего сумматоров 5. 7, обеспечива  выполнение операции суммировани  к содержимому этих сумматоров содержимого второго регистра 2 и первого

регистра 8 сдвига соответствен но:

F F + AX; A Y « A Y н- И.

В случае, если F 0, то сигнал низкого уровн  с выхода триггера 13 открывает по инверсному входу элемент И 30 и сигнал со второго выхода регистра 35 сдвига поступает на входы управлени  вычитанием первого и третьего сумматоров 5 и 7, обеспечива  выполнение операции вычитани . При этом в сумматорах формируютс  результаты:

F - F - АХ;

Д Y А Y-И.

Далее сравниваетс  знак F, полученный в предыдущем цикле (значение триггера 13), со знаком вновь вычисленной F (значение старшего разр да первого сумматора 5). Если знаки противоположные (сигнал высокого уровн  на выходе элемента 14 сравнени ), осуществл ютс  следующие операции. С по влением сигнала на третьем выходе регистра 35 сдвига открываетс  элемент И 27. Импульс с выхода последнего поступает на управл ющие входы первого сумматора 5, обеспечива  сдвиг его содержимого на разр д влево, т.е. F F-2, а также первого и второго регистров сдвига 8 и 9, обеспечива  сдвиг их содержимого, т.е. И И : 2; X 0, .... г - 1 X 0. .... г - 1 2, Далее повтор етс  весь основной цикл, начина  с анализа старшего разр да величины ,..., г-1.

Если знаки одинаковые (сигнал низкого уровн  на выходе элемента 14 сравнени ), осуществл ютс  следующие операции. С по влением сигнала на третьем выходе регистра 35 сдвига по инверсному входу открываетс  элемент И 28 (элемент И 27 закрыт), Импульс с выхода элемента И 28 через элемент ИЛИ 33 и второй элемент 21 задержки поступает на вход регистра 35 сдвига, обеспечива  запись единицы в его младший разр д. Далее вычисл етс  новое значение оценочной функции и приращени  Y без анализа старшего разр да величины X 0, ..., г - 1 и предыдущего значени  И. Указанные операции будут выполн тьс  до тех пор, пока знак оценочной функции не изменитс  на противоположный.

Формируема  на первом регистре 8 сдвига величина шага И служит дл  фиксации момента окончани  вычислений. Первый регистр 8 сдвига имеет один дополнительный младший разр д. Наличие единицы в этом разр де свидетельствует о равенстве И 0, а следовательно, о завершении вычислений. При этом сигнал с дополнительного младшего разр да первого регистра 8 сдвига поступает через элемент ИЛИ 31 на второй триггер 18, устанавлива  его в нулевое состо ние, элемент И 25 закрываетс , преп тству  тем самым прохождению импульсов с генератора 23 тактовых импульсов. Кроме того, сигнал с выхода дополнительного младшего разр да .первого

5 регистра 8 сдвига обеспечивает подсуммирование к содержимому второго сумматора

6 результата, содержащего втретьем сумма торе 7, т.е. f Y + A Y. На этом вычислени 

заканчиваетс , а результат вычислени  зна0 чени  функции F снимаетс  с выходов второго сумматора 6.

Оценим быстродействие предлагаемого устройства и прототипа. Врем  вычислени  в устройстве-прототипе составит Ti 6rt, в

5 предлагаемом устройстве среднее врем  вычислени  составит Т2 5rt, где t - частота тактовых импульсов. Например, дл  г 16 получим Ti 96t и Тз 80t, т.е. выигрыш в быстродействии составит примерно 17%.

0 Таким образом, предлагаемый функциональный преобразователь обладает большим б-ыстродействием по сравнению с прототипом и известными устройствами. Введение в устройство триггера, эле5 мента сравнени  и новых св зей способствовало достижению поставленной цели.

Функциональный преобразователь целесообразно использовать при построении специализированных быстродействующих

0 устройств вычислительной техники, а также систем управлени  и контрол . Внедрение функционального преобразовател  обеспечивает большой эффект по сравнению с существующими устройствами и прототипом.

5 Создан макет устройства, который прошел лабораторные испытани , подтвердившие целесообразность его использовани  дл  промышленного применени .

Claims (2)

1. Функциональный преобразователь, содержащий три регистра, блок пам ти, три сумматора, два регистра сдвига, три коммутатора и блок управлени , первый выход

5 которого подключен к синхровходам первого и второго регистров, входам установки в О первого, второго и третьего сумматоров, входу установки единицы старшего разр да первого регистра сдвига, второй выход бло0 ка управлени  соединен с синхровходами третьего регистра, второго регистра сдвига и второго сумматора, информационные выходы которого подключены к выходам преобразовател , информационные входы

5 первой группы второго сумматора соединены с информационными выходами третьего сумматора, вход управлени  вычитанием которого подключен к восьмому выходу блока управлени , вход управлени  сложением - к входу управлени  сложением первого

сумматора и седьмому выходу блока управлени , третий выход которого соединен с управл ющими входами первого и второго коммутаторов, выходы первого коммутато- ра соединены с информационными входами третьего регистра, входы первой и второй групп первого коммутатора соединены соответственно с входной шиной аргумента А преобразовател  и с выходом старших разр дов блока пам ти, адресные входы ко- торого соединены с выходами старших разр дов первого регистра, информационные входы которого подключены к входной шине аргумента ДХ преобразовател , выходы младших разр дов первого регистра под- ключены к информационным входам второго регистра сдвига, входна  шина аргумента X преобразовател  подключена к информационным входам второго регистра, инфор- мационные выходы которого соединены с входами первой группы третьего коммутатора , входы второй группы которого соединены с информационными выходами третьего регистра, выходы третьего коммутатора подключены к информационным вхр- дам первого сумматора, вход управлени  вычитанием которого соединен с шестым выходом блока управлени , четвертый выход которого соединен с управл ющим входом третьего коммутатора, дев тый выход блока управлени  подключен к управл ющим входам первого и второго регистров сдвига и входу управлени  сдвигом первого сумматора, первый вход блока управлени  подключен к выходу старшего разр да вто- рого регистра сдвига, третий вход блока управлени  - к управл ющему входу второго сумматора и выходу младшего разр да первого регистра сдвига, выходы младших разр дов блока пам ти соединены с входами первой группы второго коммутатора, входы второй группы которого соединены с шиной аргумента Y преобразовател , выходы второго коммутатора подключены к информационным входам второй группы второго сумматора, информационные выходы первого регистра сдвига соединены с информационными входами третьего сумматора, о т- личающийс  тем, что, с целью повышени  быстродействи , он содержит триггер и элемент сравнени , выход которого подключен к четвертому входу блока управлени , второй вход которого соединен с первым входом элемента сравнени  и выходом триггера, управл ющий вход которого подключен к п тому выходу блока управлени , информационный вход триггера соединен с вторым входом элемента сравнени  и подключен к выход старшего разр да первого сумматора.

2. Преобразователь по п. 1, о т л и ч а ю- щ и и с   тем, что блок управлени  содержит переключатель, два. RS-триггера, формирователь импульсов, три элемента задержки, генератор тактовых импульсов, семь элементов И, четыре элемента ИЛИ и регистр сдвига, причем вход запуска блока управлени  соединен с входом формировател  импульсов и входом переключател , первый и второй выходы которого подключены соответственно к S- и R-входам первого RS-триггера , выход которого соединен с первым входом первого элемента И, выход которого подключен к третьему выходу б,лока управлени , первый выход которого соединен с выходом формировател  импульсов, входом первого элемента задержки и первым входом первого элемента ИЛИ, второй вход которого соединен с третьим входом блока управлени , второй выход которого подключен к объединенным второму входу первого элемента И, выходу первого элемента задержки , .первому входу второго элемента ИЛИ и S-входу второго RS-триггера, R-вход которого соединён с выходом первого элемента ИЛИ, выход второго RS-триггера соединен с первым входом второго элемента И, второй вход которого подключен к выходу генератора тактовых импульсов, выход втб- рого элемента И соединен с управл ющим входом регистра сдвига, вход синхронизации которого соединен через второй элемент задержки с выходом третьего элемента ИЛИ, первый вход которого соединен с первым входом третьего элемента И и через третий элемент задержки с выходом второго элемента ИЛИ. второй вход которого подключен к объединенным дев тому выходу блока управлени  и выходу четвертого элемента И, первый вход которого соединён с четвертым входом блока управлени  и инверсным входрм п того элемента И, пр мой вход которого подключен к второму входу четвертого элемента И и третьему выходу регистра сдвига, первый выход которого соединен с п тым выходом блока управлени , второй выход регистра сдвига подключен к первым входам шестого и седьмого элементов И, второй вход шестого элемента И соединен с инверсным входом седьмого элемента И и подключен к второму входу блока управлени , первый вход которого соединен с. вторым входом третьего элемента И, выход которого подключен к четвертому выходу блока управлени  и первому входу четвертого элемента ИЛИ, выход которого соединен с шестым выходом блока управлени , второй вход четвертого элемента ИЛИ объединен с выходом седьмого элемента И и подключен к восьмому выходу

блока управлени , седьмой выход которого выход п того элемента И подключен к вто- соединен с выходом шестого элемента И, рому входу третьего элемента ИЛИ.

. С