RU1784990C

RU1784990C - Exchange device for computers

Info

Publication number: RU1784990C
Application number: SU904795964A
Authority: RU
Inventors: Виктор Петрович Шапкин; Владимир Ефимович Левков; Олег Алексеевич Лученко
Original assignee: Конструкторское Бюро Электроприборостроения
Priority date: 1990-02-26
Filing date: 1990-02-26
Publication date: 1992-12-30

Abstract

Изобретение относитс к вычислительной технике и может быть использовано дл сопр жени специализированных ЭВМ с универсальными ЭВМ. Цель изобретени - сокращение времени обмена информацией и сокращение аппаратных затрат устройства . Цель достигаетс тем, что в устройство, содержащее селектор адреса, коммутатор шины и два магистральных усилител , введены триггер пуска, два элемента И-ИЛИ- НЕ, шесть элементов ИЛИ-НЕ, п ть элементов И, блок синхронизации, арифметико-логическое устройство, счетчик адреса, коммутатор микроопераций, коммутатор адреса , триггер формировани синхросигнала , триггер ответа, два элемента И-НЕ и элемент ИЛИ. 2 ил.The invention relates to computer technology and can be used to interface specialized computers with general purpose computers. The purpose of the invention is to reduce the time of information exchange and reduce the hardware costs of the device. The goal is achieved in that a start trigger, two AND-OR-NOT elements, six OR-NOT elements, five AND elements, a synchronization unit, an arithmetic-logic device, are introduced into a device containing an address selector, a bus switch and two trunk amplifiers address counter, microoperation switch, address switch, clock shaping trigger, response trigger, two AND-NOT elements and an OR element. 2 ill.

Description

Изобретение относитс к области вычислительной техники и может быть использовано дл сопр жени специализированных ЦВМ с универсальными, серийно выпускаемыми ЭВМ.The invention relates to the field of computer technology and can be used to interface specialized computers with universal, commercially available computers.

Известно устройство дл обмену информацией между электронными вычислитель- ными машинами 1, содержащее дешифратор адреса, блок обработки запросов , таймер, коммутатор запросов приема, триггер прерывани , группы элементов И выходного коммутатора информации, группу элементов И, группу элементов И-ИЛИ входного коммутатора информации, усилитель-приемник блока передающих усилителей и соответствующие св зи.A device for exchanging information between electronic computers 1, comprising an address decoder, a request processing unit, a timer, an receive request switch, an interrupt trigger, an element group AND an output information switch, an AND element group, an AND-OR element group of an information input switch, a receiver amplifier of a transmission amplifier unit and associated communications.

Недостатком устройства вл ютс большие временные затраты на установление св зи между ЭВМ, большие аппаратные затраты , сложный алгоритм обмена.A disadvantage of the device is the large time required to establish communication between computers, high hardware costs, and a complicated exchange algorithm.

Наиболее близким из известных к предложенному вл етс устройство дл сопр жени двух электронных вычислительных машин 2, содержащее блок канальных приемопередатчиков (первый и второй магистральные элементы), дешифратор адреса, блок дешифрации управл ющих сигналов ЭВМ1 (селектор адреса), блок шифрации сигналов интерфейса ЭВМ2, регистр состо ни , мультиплексор (коммутатор шины), блок контрол четности, блок прерывани , блок св зи.The closest known to the proposed one is a device for interfacing two electronic computers 2, comprising a channel transceiver unit (first and second trunk elements), an address decoder, a control signal decryption unit of computer 1 (address selector), a signal encryption unit of computer 2. status register, multiplexer (bus switch), parity block, interrupt block, communication block.

Недостатком устройства вл етс большое врем обмена между ЦВМ, большие затраты оборудовани , сложна процедура обмена. Это св зано с тем, что процедурой обмена в значительной степени занимаетс , кроме устройства, и одна из ЦВМ. То есть устройство перекладывает функции ввода-вывода информации из АЛУ одной из ЦВМ на эту ЦВМ, что приводит с одной стороны к потере производительности ЦВМ, с другой стороны к увеличению времени обмена, по влению дополнительных блоvj 00 Јь О ОA disadvantage of the device is the long exchange time between the digital computers, the high cost of equipment, and the complicated exchange procedure. This is due to the fact that, in addition to the device, one of the computers is also involved in the exchange procedure to a large extent. That is, the device shifts the functions of input / output of information from the ALU of one of the computers to this computer, which leads, on the one hand, to a loss in the performance of the computers, and, on the other hand, to an increase in the exchange time due to additional blovvj 00 О О О О

оabout

ков в устройстве, усложнению программировани обмена.Cove in the device, complicating the programming of exchange.

Целью изобретени вл етс сокращение времени обмена информацией и сокращение аппаратных затрат устройства.The aim of the invention is to reduce the time of information exchange and reduce the hardware costs of the device.

Поставленна цель достигаетс тем, что в устройство дл обмена информацией между ЭВМ, содержащее селектор адреса, информационный вхйд которого подключен к выхЪду первого магистрального усилител , коммутатор шины, выход которого соединен стинформационным входом второго магистрального усилител , причем выход второго и вход первого магистральных усилителей образуют вход-выход устройства дл подключени к информационному входу-выходу первой ЭВМ, группа управл ющих входов и выходов ответа селектора адреса вл етс соответственно группой входов и выходов устройства дл подключе- ни к группе управл ющих шин к выходу ответа первой ЭВМ, введены блок синхронизации , арифметико-логический узел, счетчик адреса, коммутатор микроопераций , коммутатор адреса, триггер формиро- вани синхросигнала, триггер ответа, триггер пуска, первый элемент И-ИЛИ-НЕ, второй элемент И-ИЛИ-НЕ, первый элемент И, первый элемент И-НЕ, второй элементThis goal is achieved by the fact that in the device for exchanging information between computers containing an address selector, the information input of which is connected to the output of the first main amplifier, a bus switch, the output of which is connected by the information input of the second main amplifier, the output of the second and the input of the first main amplifiers form an input - the output of the device for connecting to the information input / output of the first computer, the group of control inputs and outputs of the address selector response is respectively a nappy of the inputs and outputs of the device for connecting to the group of control buses to the response output of the first computer, a synchronization unit, an arithmetic-logical unit, an address counter, a microoperation switch, an address switch, a clock shaping trigger, a response trigger, a start trigger, the first AND-OR-NOT element, the second AND-OR-NOT element, the first AND element, the first AND-NOT element, the second element

И-НЕ, второй элемент И, третий элемент И, первый элемент ИЛИ-НЕ, второй элемент ИЛИ-НЕ, третий элемент ИЛИ-НЕ, четвертый элемент ИЛИ-НЕ, п тый элемент ИЛИ- НЕ, шестой элемент ИЛИ-НЕ. элемент ИЛИ, четвертый элемент И, п тый элемент И, при- чем первый выход выборки селектора адреса соединен с первым входом первого элемента ИЛИ-НЕ, второй вход которого соединен с первым входом второго элемента ИЛИ-НЕ, и выходом ЗАПИСЬ селектора адреса, второй выход выборки которого соединен с первым входом первого элемента И и вторым входом второго элемента ИЛИ- НЕ, выход которого соединён с первым входом элемента ИЛИ, второй вход которого соединен с первым входом третьего элемента ИЛИ-НЕ, с первым входом управлени коммутатора шины и с выходом четвертого элемента ИЛИ-НЕ, первый вход которого соединен с первым входом второго элемен- та И и с третьим выходом выборки селектора адреса, выход ЧТЕНИЕ которого соединен со вторым входом четвертого элемента ИЛИ-НЕ, вход ответа селектора адреса соединен с выходом п того элемента ИЛИ-НЕ, первый вход которого соединен с первым входом, шестого элемента ИЛИ-НЕ и пр мым выходом триггера ответа, инверсный выход которого соединен со входом +1 счетчика адреса и с первым входомAND NOT, the second element AND, the third element AND, the first element OR NOT, the second element OR NOT, the third element OR NOT, the fourth element OR NOT, the fifth element OR NOT, the sixth element OR NOT. OR element, fourth AND element, fifth AND element, and the first output of the address selector sample is connected to the first input of the first OR-NOT element, the second input of which is connected to the first input of the second OR-NOT element, and the EXIT of the address selector, second the sample output of which is connected to the first input of the first AND element and the second input of the second OR-NOT element, the output of which is connected to the first input of the OR element, the second input of which is connected to the first input of the third OR-NOT element, with the first control input of the bus switch and with the output of the fourth OR-NOT element, the first input of which is connected to the first input of the second AND element and the third output of the address selector sample, the READ of which is connected to the second input of the fourth OR-NOT element, the address selector response input is connected to the output of the fifth element OR NOT, the first input of which is connected to the first input of the sixth element OR NOT and the direct output of the response trigger, whose inverse output is connected to the +1 input of the address counter and to the first input

первого элемента И-НЕ, второй вход которого соединен со входом сброса триггера ответа, первым входом первого элемента И-ИЛИ-НЕ, выходом элемента ИЛИ, первым входом второго элемента И-НЕ и первым входом третьего элемента И, второй вход которого соединен с синхровходом триггера ответа и инверсным выходом триггера формировани синхросигнала, синх- ровход и информационный вход которого соединены соответственно с выходом первого элемента И-НЕ и выходом третьего элемента И, пр мой выход триггера формировани синхросигнала соединен с первым входом второго элемента И-ИЛИ-НЕ, второй вход которого соединен с первыми входами четвертого и п того элементов И и выходом второго элемента И-НЕ, второй вход которого соединен с третьим входом третьего элемента И, выходом ПРИЗНАК РАБОТЫ блока синхронизации, вторыми входами первого и второго элементов И и входом управлени коммутатора адресов, информационный вход которого соединен с выходом счетчика адреса, управл ющий вход которого соединен со вторым входом п того элемента ИЛИ-НЕ и выходом первого элемента ИЛИ-НЕ, информационный вход счетчика адресу соединен с выходом первого магистрального элемента и первым информационным входом коммутатора шины , второй информационный вход которого соединен с входом арифметико-логического узла, вход управлени которого соединен с выходом коммутатора микроопераций, тактирующий вход арифметико-логического узла Соединен с выходом второго элемента И-ИЛИ-НЕ, выход коммутатора адресов соединен с входом адресации арифметико-логического узла, информационный вход которого соединен с выходом коммутатора шины, вход управлени второго магистрального элемента соединен с выходом третьего элемента ИЛИ-НЕ, второй и третий входы управлени коммутатора шины соединены соответственно с выходами четвертого и п того элементов И, выход шестого элемента ИЛИ-НЕ соединен с синхровходом триггера пуска, вход сброса которого соединен с выходом первого элемента И-ИЛИ-НЕ, второй вход которого соединен с выходом синхросигнала блока синхронизации, выход триггера пуска соединен со входом пуска блока синхронизации, информационные входы триггера ответа, триггеров пуска и группа режимных входов селектора адреса соединены с шиной логической единицы, третий вход второго элемента И-ИЛИ-НЕ, третий вход первого элемента И-ИЛИ-НЕ, соединенный с входами сброса блока синхронизации и триггера формировани синхросигнала , второй вход шестого элемента ИЛИ-НЕ и третий вход первого элемента И-НЕ, соединенный с тактовым входом блока синхронизации, вл ютс соответст- вующими входами устройства дл подключени к выходам синхронизации, сброса, пуска и тактов второй ЭВМ, выходы первого и второго элементов И соединены с группой адресных входов коммутатора микроопера- ций, вторые входы четвертого и п того элементов И и первый информационный вход коммутато ра микроопераций образуют группу входов устройства дл подключени к группе выходов микроопераций второй ЭВМ, второй вход третьего элемента ИЛИ- НЕ и третий-п тый информационные входы коммутатора шины вл ютс соответствующими входом и группой входов устройства дл подключени к выходу управлени и группе информационных выходов второй ЭВМ, выход синхросигнала блока синхронизации и вход адреса коммутатора адресов вл ютс соответствующими выходом и входом устройства дл подключени к так- товому входу и выходу заданий пол адресов второй ЭВМ, второй и третий информационные входы коммутатора микроопераций образуют группу входов устройства дл подключени к группе выходов задани кодов микроопераций записи и чтени устройства.the first AND-NOT element, the second input of which is connected to the reset trigger response input, the first input of the first AND-OR-NOT element, the output of the OR element, the first input of the second AND-NOT element and the first input of the third AND element, the second input of which is connected to the sync input the response trigger and the inverse output of the trigger for generating a clock signal, the clock input and information input of which are connected respectively to the output of the first AND-NOT element and the output of the third AND element, the direct output of the trigger for generating a clock signal is connected to the first the input of the second AND-OR-NOT element, the second input of which is connected to the first inputs of the fourth and fifth elements AND and the output of the second AND-NOT element, the second input of which is connected to the third input of the third AND element, the WORK SIGN output of the synchronization block, the second inputs of the first and the second AND element and the control input of the address switch, the information input of which is connected to the output of the address counter, the control input of which is connected to the second input of the fifth OR-NOT element and the output of the first OR-NOT element the counter address is connected to the output of the first trunk element and the first information input of the bus switch, the second information input of which is connected to the input of the arithmetic-logical node, the control input of which is connected to the output of the microoperation switch, the clock input of the arithmetic-logical node is connected to the output of the second AND-OR element -NOT, the output of the address switch is connected to the address input of the arithmetic-logical node, the information input of which is connected to the output of the bus switch, the control input is second the main element is connected to the output of the third OR-NOT element, the second and third control inputs of the bus switch are connected respectively to the outputs of the fourth and fifth AND elements, the output of the sixth OR-NOT element is connected to the trigger input clock input, the reset input of which is connected to the output of the first AND element -OR-NOT, the second input of which is connected to the synchronization signal output of the synchronization block, the trigger output of the trigger is connected to the trigger input of the synchronization block, the information inputs of the response trigger, trigger triggers and group mode of the input inputs of the address selector are connected to the logical unit bus, the third input of the second AND-OR-NOT element, the third input of the first AND-OR-NOT element connected to the reset inputs of the synchronization unit and the trigger for generating the clock signal, the second input of the sixth OR-NOT element and the third the input of the first NAND element connected to the clock input of the synchronization block are the corresponding inputs of the device for connecting to the outputs of the synchronization, reset, start and clocks of the second computer, the outputs of the first and second elements AND are connected to the address group x inputs of the microoperation switch, the second inputs of the fourth and fifth elements AND and the first information input of the microoperation switch form a group of inputs of the device for connecting a second computer to the group of outputs of microoperations, the second input of the third element OR NOT and the third-fifth information inputs of the switch the buses are the corresponding input and group of inputs of the device for connecting to the control output and the group of information outputs of the second computer, the synchronization signal output of the synchronization unit, and the address of the address switch are the corresponding output and input of the device for connecting to the clock input and output of the job the address field of the second computer, the second and third information inputs of the microoperation switch form a group of inputs of the device for connecting to the group of outputs of the microoperation code of the write and read codes of the device.

На фиг. 1 представлена функциональна схема устройства; на фиг. 2 - временна диаграмма работы устройства.,In FIG. 1 shows a functional diagram of a device; in FIG. 2 is a timing diagram of a device.,

Устройство содержит селектор 1 адреса , информационный вход которого подключен к выходу первого магистрального усилител 7, коммутатор 5 шины% выход которого соединен с информационным вхо- дом второго магистрального усилител 8, причем выход второго и вход первого маги-1 стральных усилителей 7 и 8 образуют вход- выход 33 устройства дл подключени к информационному входу-выходу первой ЭВМ, группа управл ющих входов и выходов ответа селектора адреса вл ютс соответственно группой входов и выходов 29-32,48,49 устройства дл подключени к группе управл ющих шин к выходу ответа. первой ЭВМ, блок 2 синхронизации, арифметико-логический узел 3, счетчик 4 адреса, коммутатор 6 микроопера ций, коммутатор 9 адреса, триггер 10 формировани синхросигнала , триггер 11 ответа, триггер 12 пуска, первый элемент И-ИЛИ-НЕТ 13, второй элемент И-ИЛИ-НЕ 14, первый элемент И 28, первый элемент И-НЕ 16, второй элемент И-НЕ 17, второй элемент И 27, третий элемент И 15, первый элемент ИЛИ-НЕ 20, второй элемент ИЛИ-НЕ 21, третий элемент ЙЛИ-НЕ 24, четвертый элемент ИЛИ-НЕ 22, п тый элемент ИЛИ-НЕ 23, шестой элемент ИЛИ-НЕ 25, элемент ИЛИ 26, четвертый элемент И 18, п тый элемент И 19, причем первый выход выборки селектора 1 адреса соединен с первым входом первого элемента 20 ИЛИ-НЕ, второй вход которого со- еди нен с первым входом второго элемента 21 ИЛИ-НЕ, и выходом ЗАПИСЬ селектораThe device comprises an address selector 1, the information input of which is connected to the output of the first main amplifier 7, the bus switch 5% output of which is connected to the information input of the second main amplifier 8, the output of the second and the input of the first mag-1 of the amplifier 7 and 8 form the input - the output 33 of the device for connecting to the information input-output of the first computer, the group of control inputs and outputs of the response of the address selector are respectively the group of inputs and outputs 29-32,48,49 of the device for connecting to the groups steering tires response to the exit. the first computer, synchronization unit 2, arithmetic-logical unit 3, address counter 4, microoperation switch 6, address switch 9, trigger 10 for generating a clock signal, trigger 11 for response, trigger 12 for starting, the first element AND-OR-NO 13, the second element AND-OR-NOT 14, the first element AND 28, the first element AND 16, the second element AND 17, the second element AND 27, the third element AND 15, the first element OR NOT 20, the second element OR NOT 21, the third element is NOR-NOT 24, the fourth element is OR-NOT 22, the fifth element is OR-NOT 23, the sixth element is OR-NOT 25, the element is OR 26, the fourth element is AND 18, the fifth element 19, and the first output of the selector of address selector 1 is connected to the first input of the first element 20 OR NOT, the second input of which is connected to the first input of the second element 21 OR NOT, and the output RECORD selector

Iадреса, второй выход выборки которого соединен с первыМШоДом первого элемента 28 И и вторым входом второго элемента 21 ИЛИ-НЕ, выход которого соединен с первым входом элемента 26 ИЛИ, второй вход которого соединен с первым входом третьего элемента ИЛИ-НЕ 24, с первым входом управлени коммутатора 5 шины и с выходом четвертого элемента ИЛИ-НЕ 22, первый вход которого соединен с первым входом второго элемента И 27 и с третьим выходом выборки селектора 1 адреса, выход ЧТЕНИЕ которого соединен со вторым входом четвертого элемента ИЛИ-НЕ 22, вход ответа селектора адреса соединен с выходом п того элемента 23, первый вход которого соединен с первым входом шестого Элемента ЙЛИ-НЕ 25 и пр мым выходом триггера 11 ответа, инверсный выход которого соединен со входом +1 счетчика 4 адреса и с первым входом первого элемента И-НЕ 16, второй вход которого соединен со входом сброса триггера 11 ответа, пер- .вым входом первого элемента И-ИЛИ-НЕI address, the second sample output of which is connected to the first OR element 28 AND to the second input of the second OR element 21, the output of which is connected to the first input of the OR element 26, the second input of which is connected to the first input of the third element OR NOT 24, with the first input control switch 5 bus and with the output of the fourth element OR-NOT 22, the first input of which is connected to the first input of the second element And 27 and the third output of the selector 1 address, the READ of which is connected to the second input of the fourth element OR-NOT 22, the input This address selector is connected to the output of the fifth element 23, the first input of which is connected to the first input of the sixth Element ILI-NOT 25 and the direct output of the response trigger 11, whose inverse output is connected to the +1 input of the address counter 4 and to the first input of the first AND element -NOT 16, the second input of which is connected to the reset input of the trigger 11 of the response, the first input of the first element AND-OR-NOT

13, выходом элемента 26 ИЛИ, первым входом второго элемента 17 И-НЕ и первым входом третьего элемента 15 И, второй вход которого соединен с синхровходом триггера 13, the output of the OR element 26, the first input of the second AND element 17 AND NOT and the first input of the third AND element 15, the second input of which is connected to the trigger sync input

I1ответа и инверсным выходом триггера 10 формировани синхросигнала, синхровход , и информационный вход которого соединен соответственно с выходом первого элемента 16 И-НЕ и выходом третьего элемента 15 И, пр мой выход триггера 10 формировани синхросигнала соединен с первым входом второго элемента 14 И-ИЛИ- НЕ, второй вход которого соединен с первыми входами четвертого и п того элементов И 18 и 19 и выходом второго элемента И-НЕ 17, второй вход которого соединен с третьим входом третьего элемента 3 И, выходом ПРИЗНАК РАБОТЫ блока 2 синхронизации, вторыми входами первого и второго элементов И 28 и 27 и входом управлени коммутатора 9 адресов, информационный вход которого соединен с выходом счетчика 4 адреса, управл ющий вход которого соеди- нен со вторым входом п того элемента 23 ИЛИ-НЕ и выходом первого элемента 20 ИЛИ-НЕ, информационный вход счетчикаI1 of the response and the inverse output of the trigger 10 of the formation of the clock signal, the clock input, and the information input of which is connected respectively to the output of the first element 16 AND-NOT and the output of the third element 15 AND, the direct output of the trigger 10 of the formation of the clock signal is connected to the first input of the second element 14 AND-OR- NOT, the second input of which is connected to the first inputs of the fourth and fifth elements AND 18 and 19 and the output of the second element AND-NOT 17, the second input of which is connected to the third input of the third element 3 AND, the output SIGN OF WORK of synchronization unit 2, the second inputs of the first and second elements And 28 and 27 and the control input of the address switch 9, the information input of which is connected to the output of the address counter 4, the control input of which is connected to the second input of the fifth element 23 OR-NOT and the output of the first element 20 OR -NOT, counter information input

адреса соединен с выходом первого магистрального элемента 7 и первым информационным входом коммутатора 5 шины, второй информационный вход которого соединен с выходом арифметико-логического узла 3, вход управлени которого соединен с выходом коммутатора 6 микроопераций, тактирующий вход аримфетико-логического узла 3 соединен с выходом второго элемента И- ИЛИ-НЕ 2, выход коммутатора 9 адресов соединен с входом адресации арифметико- логического узла 3, информационный вход которого соединен с выходом коммутатора 5 шины, вход управлени второго магистрального элемента соединен с выходом третьего элемента 24 ИЛИ-НЕ, второй и третий входы управлени коммутатора шины соединены соответственно с выходами четвертого и п того элементов 18 и 19 И, выход шестого элемента 25 I ИЛИ-НЕ соединен с синхровходом триггера 12 пуска, вход сброса которого соединен с выходом первого элемента 13 И-ИЛИ-НЕ, второй вход которого соединен с выходом 47.1 синхросигнала блока 2 синхронизации, вы- ход триггера 12 пуска соединен со входом пуска блока 2 синхронизации, информационные входы триггера 11 ответа, триггеров 12 пуска и группа режимных входов селектора 1 адреса соединены с шиной логиче- ской единицы, третий вход второго элемента 14 И-ИЛИ-НЕ, третий вход первого элемента 13 И-ИЛИ-НЕ. соединенный с входами сброса блока 2 синхронизации и триггера 10 формировани синхросигнала, второй вход шестого элемента 25 ИЛИ-НЕ и третий вход первого элемента 16 И-НЕ, соединенный с тактовым входом блока 2 синхронизации , вл ютс соответствующими входами 44, 34, 45 устройства дл подклю- чени к выходам синхронизации, сброса, пуска и тактов второй ЭВМ, выходы первого и второго элементов 28 и 27 И соединены с группой адресных входов коммутатора 6 микроопераций, вторые входы четвертого и п того элементов 18 и 19 И и первый информационный вход коммутатора б микроопераций образуют группу входов 36, 37, 38 устройства дл подключени к группе выходов микроопераций второй ЭВМ, второй вход третьего элемента 24 ИЛИ-НЕ и тре- тий-п тый информационные входы коммутатора 5 шины вл ютс соответствующими входом 46 и группой входов 41, 42, 50 устройства дл подключени к выходу управле- ни и группе информационных выходов второй ЭВМ, выход синхросигнала блока 2 синхронизации и вход адреса коммутатора адресов вл ютс соответствующими выходом 47 и входом 35 устройства дл подключени к тактовому входу и выходу заданий пол адресов второй ЭВМ, второй и третий информационные входы коммутатора микроопераций образуют группу входов устройства 39, 40 дл подключени к группе выходов задани кодов микроопераций записи и чтени устройства.the address is connected to the output of the first trunk element 7 and the first information input of the bus switch 5, the second information input of which is connected to the output of the arithmetic-logical node 3, the control input of which is connected to the output of the microoperation switch 6, the clock input of the arithmetic-logical node 3 is connected to the output of the second element AND-OR-NOT 2, the output of the address switch 9 is connected to the addressing input of the arithmetic-logical unit 3, the information input of which is connected to the output of the bus switch 5, the control input is second of the main element is connected to the output of the third element 24 OR-NOT, the second and third control inputs of the bus switch are connected respectively to the outputs of the fourth and fifth elements 18 and 19 AND, the output of the sixth element 25 I OR is NOT connected to the sync input of the trigger 12, input the reset of which is connected to the output of the first element 13 AND-OR-NOT, the second input of which is connected to the output 47.1 of the clock signal of the synchronization unit 2, the output of the trigger trigger 12 is connected to the start input of the synchronization unit 2, the information inputs of the response trigger 11, trigger s 12 and the group start regime 1 address input selector coupled to bus its logical unit, a third input of the second member 14 AND-OR-NO element, a third input of the first element 13 AND-OR-NO. connected to the reset inputs of the synchronization block 2 and the trigger 10 of the formation of the clock signal, the second input of the sixth element 25 OR NOT and the third input of the first element 16 AND NOT connected to the clock input of the synchronization block 2, are the corresponding inputs 44, 34, 45 of the device for connections to the synchronization, reset, start and clock outputs of the second computer, the outputs of the first and second elements 28 and 27 And are connected to the group of address inputs of the switch 6 microoperations, the second inputs of the fourth and fifth elements 18 and 19 And and the first information input comm the microoperator b forms a group of inputs 36, 37, 38 of the device for connecting a second computer to the microoperation output group, the second input of the third element 24 OR NOT and the third-fifth information inputs of the bus switch 5 are the corresponding input 46 and the group of inputs 41 , 42, 50 of the device for connecting to the control output and the group of information outputs of the second computer, the clock output of the synchronization unit 2 and the address switch address input are the corresponding output 47 and input 35 of the device for connecting to the clock input and Exit assignments computer addresses the second floor, the second and third data inputs form a micro switch input group of devices 39, 40 for connection to a group of output codes specifying micro recording and reading apparatus.

Устройство работает следующим образом . После прихода на вход 44 сброса, а затем на вход 45 пуска блока 2 синхронизации формирует тактовую сетку (см. фиг. 2). состо щую из восьми тактов (И1-И8). При этом на выходе ПРИЗНАК РАБОТЫ блокаThe device operates as follows. After arrival at the input 44 of the reset, and then at the input 45 of the start block 2 synchronization forms a clock grid (see Fig. 2). consisting of eight measures (I1-I8). At the same time, at the output, the SIGN OF WORK of the block

2синхронизации низкий уровень сигнала, который блокирует на входах элементов 15, 16,9,27,28 управл ющие сигналы, которые формируютс селектором 1 адреса и счетчиком 4 адреса и разрешает работу АЛУ 3 от сигналов управлени (входы 35-38, 43, 46), поступающих от устройства управлени (на фиг. 1 не показано). Операнды на информационный вход АЛУ 3 поступают через коммутатор 5 с входов 41, 42 устройства.2 synchronization low signal level, which blocks the control signals generated by the address selector 1 and address counter 4 at the inputs of elements 15, 16,9,27,28 and allows ALU 3 to work from control signals (inputs 35-38, 43, 46) coming from a control device (not shown in Fig. 1). The operands to the information input of the ALU 3 come through the switch 5 from the inputs 41, 42 of the device.

По мере готовности данных в регистрах общего назначени (РОН) или при необходимости записи в РОНЫ АЛУ новых данных или управл ющей информации устройство управлени формирует запрос на прерывание программы внешней ЦВМ и выставл ет вектор прерывани после получени разрешени прерывани . При записи в счетчик 4 адреса внешн ЦВМ на вход-выход 33 выставл ет адрес устройства и стробирующий импульс на синхровход 48 устройства, СА1 дешифрирует адрес и формирует низкий уровень сигнала на первом выходе. После этого на вход 29 ЗАПИСЬ поступает импульс от внешней ЦВМ. На вход-выход 33 предварительно выставл етс информаци . СА1 формирует на выходе ЗАПИСЬ низкий уровень сигнала, который через первый элемент 20 ИЛИ-НЕ производит запись информации в счетчик 4 адреса, через п тый элемент 23 ИЛИ-НЕ формирует низкий уровень сигнала на вход ОТВЕТ селектора 1 адреса. После этого СА1 формирует на выходе ОТВЕТ устройства низкий уровень сигнала, после чего устанавливаетс в исходное состо ние (высокий уровень) сигнал на входе 29 ЗАПИСЬ и далее на синхров- ходе 48 устройства. Таким образом, при записи в счетчик 4 адреса останова работы блока 2 синхронизации не происходит. АЛУAs soon as the data in the general purpose registers (RON) is ready, or if it is necessary to write new data or control information to the RONA ALU, the control device generates a request to interrupt the external computer program and sets the interrupt vector after receiving the interrupt permission. When writing the address of the external digital computer to the input / output 33 into the counter 4, it exposes the device address and the gating pulse to the device clock input 48, CA1 decrypts the address and generates a low signal level at the first output. After that, the input 29 RECORD receives a pulse from an external computer. Information is pre-set on input / output 33. CA1 generates a low signal level at the RECORDING output, which, through the first element 20, never writes information to the address counter 4, and through the fifth element 23, it generates a low signal level to the input RESPONSE of address selector 1. After that, CA1 generates a low signal level at the output of the device RESPONSE, after which the signal at the input 29 RECORD is set to its initial state (high level) and then at the synchronization course 48 of the device. Thus, when writing to the counter 4 the stop address of the operation of block 2 synchronization does not occur. ALU

3работает по микропрограмме своего устройства управлени .3 runs the firmware of its control device.

При записи в РОНЫ АЛУ на втором выходе СА1, а затем и на выходе ЗАПИСЬ формируютс сигналы низкого уровн и через второй элемент 21 ИЛИ-НЕ, элемент 26 ИЛ И и первый элемент 13 И-ИЛИ-НЕ срабатывает триггер 12 пуска. После останова блока 2 синхронизации на выходе ПРИЗНАК РАБОТЫ формируетс высокий уровень сигнала, который переключает коммутатор 9 на прием содержимого реги- стра 4 адреса, коммутатор 6 на прием зашитой микрооперации записи данных в АЛУ 3, блокирует входы 36 и 37 микрооперации управлени , настраива таким образом коммутатор 5 на прием информации с входов- выходов 33 в АЛУ 3, и разрешает прохождение частоты со входа 45 частоты дл установлени триггера 10 формировани синхросигнала в единицу. После сброса триггера 10 взводитс триггер 11 ответа и блокирует прохождение частоты на синх- ровход триггера 10 формировани синхросигнала . Таким образом на вход тактировани АЛУ 3 через второй элемент И-ИЛИ-НЕ 14 поступает сигнал, во врем которого и происходит запись информации в выбранный РОН. Сигнадс выхода триггера 11 ответа через п тый элемент ИЛИ-НЁ 23 поступает на вход ОТВЕТ СА1, который формирует на выходе 32 ОТВЕТ сигнал, сообщающий внешней ЦВМ об окончании записи. Установливаетс высокий t уровень сигнала на входах 48,29, первом выходе СА1 и выходе ЗАПИСЬ СА1. В результате на выходе элемента ИЛИ 26 по- вл етс низкий уровень сигнала, который сбрасывает триггер 11 ответа в 0й, к содержимому счетчика 4 адреса прибавл етс 1, на выходе шестого элемента ИЛИ-НЕ 25 по вл етс высокий фронт сигнала, кото- рый устанавливает триггер 12 пуска в единичное состо ние. Блок 2 синхронизации запускаетс . Формируетс тактова сетка, продолжаетс выполнение прерванной микропрограммы.When recording in RONA ALU, at the second output CA1, and then at the RECORDING output, low level signals are generated and through the second element 21 OR-NOT, element 26 OR and the first element 13 AND-OR-NOT trigger 12 trigger. After stopping the synchronization unit 2 at the output, the SIGN of WORK generates a high signal level, which switches the switch 9 to receive the contents of the address register 4, the switch 6 to receive the wired microoperation of data recording in ALU 3, blocks the inputs of the microoperation 36 and 37 of the control, thus setting the switch 5 receives information from the inputs / outputs 33 in the ALU 3, and allows the passage of frequency from the input 45 of the frequency to set the trigger 10 to generate the clock signal to one. After resetting the trigger 10, the response trigger 11 is cocked and blocks the passage of the frequency to the clock input of the trigger 10 of the formation of the clock signal. Thus, the ALU 3 clock input receives a signal through the second AND-OR-NOT 14 element, during which information is recorded in the selected RON. The output signal of the trigger 11 of the response through the fifth element OR-NO 23 is fed to the input RESPONSE CA1, which generates an output 32 RESPONSE signal informing the external digital computer about the end of the recording. A high t signal level is established at inputs 48.29, the first output CA1 and the output RECORDING CA1. As a result, at the output of the OR element 26, a low signal level appears, which resets the trigger 11 of the response to 0, 1 is added to the contents of the address counter 4, and a high signal edge appears at the output of the sixth OR-NOT 25 element, which sets the trigger 12 to a single state. The synchronization unit 2 is started. A clock grid is formed, and the interrupted firmware continues to run.

В режиме чтени из РОН АЛУ низкий уровень сигнала формируетс на третьем выходе СА1 и на выходе ЧТЕНИЕ СА1, которые аналогичным образом останавливают блок 2 синхронизации. Коммутатор 6 микроопераций настраиваетс на зашитую микрооперацию чтени содержимого РОН АЛУ 3. Высокий уровень сигнала на выходе четвертого элемента ИЛИ-НЕ 22 через третий элемент ИЛИ-НЕ 24 открывает второй магистральный усилитель 8 на выдачу содержимого АЛУ 3 через коммутатор 5 шины.In the reading mode from RON ALU, a low signal level is generated at the third output CA1 and at the output READING CA1, which similarly stop the synchronization unit 2. The microoperation switch 6 is tuned to a wired microoperation of reading the contents of RON ALU 3. A high signal level at the output of the fourth OR-HE 22 element through the third OR-HE 24 element opens the second main amplifier 8 to output ALU 3 content through the bus switch 5.

Claims

-Formula of the invention

A device for exchanging information between computers, containing an address selector whose information input is connected to the output of the first main amplifier, a bus switch whose output is connected to the information input of the second main amplifier, the output of the second and the input of the first main amplifiers form the input-output of the device for connecting to the information input-output of the first computer, the group of control inputs and outputs of the address selector response is, respectively, the group of inputs and outputs of the device for access to the control bus group and the output of the response of the first computer, characterized in that, in order to reduce the time of information exchange and hardware costs of the device, a synchronization unit, an arithmetic-logical unit, an address counter, a microoperation switch, an address switch, a trigger are introduced into it clock generation, response trigger, start trigger, first and second AND-OR-NOT elements, first AND element, first and second AND-NOT elements, second and third AND elements, first through sixth OR-NOT elements, OR element, fourth and the fifth elements why the first output of the address selector sample is connected to the first input of the first OR-NOT element, the second input of which is connected to the first input of the second OR-NOT element and the Write address selector output, the second selection output of which is connected to the first input of the first AND element and the second input of the second element OR-NOT, the output of which is connected to the first input of the OR element, the second input of which is connected to the first input of the third element OR-NOT, with the first control input of the bus switch and with the output of the fourth element OR-NOT, the first input of which о is connected to the first input of the second AND element and to the third output of the address selector selection, whose Reading is connected to the second input of the fourth OR-NOT element, the input of the address selector response is connected to the output of the fifth OR-NOT element, whose first input is connected to the first input of the sixth OR-NOT element and the direct output of the response trigger, the inverse output of which is connected to the input +1 of the address counter and to the first input of the first AND-NOT element, the second input of which is connected to the reset trigger response input, the first input of the first AND element AND-NOT, the output of the OR element, the first inputs of the second AND-NOT element and the third AND element, the second input of which is connected to the sync input of the response trigger and the inverse output of the trigger for generating the clock signal, the clock input and information input of which are connected respectively to the output of the first AND-NOT element and the output of the third AND element, the direct output of the trigger for generating the clock signal is connected to the first input of the second AND-OR-NOT element, the second input of which is connected to the first inputs of the fourth and fifth AND elements and the output of the second AND-NOT element, the second input of which is connected to the third input of the third AND element, the output indicates the operation of the synchronization unit, the second inputs of the first and second elements AND and the control input of the address switch, the information input of which is connected to the output of the address counter, the control input of which is connected to the second input of the fifth element AND AND NOT and the output of the first element OR NOT, the information input of the address counter is connected to the output of the first trunk element and the first information input of the bus switch, the second inform the input of which is connected to the input of the arithmetic-logical unit, the control input of which is connected to the output I of the microoperation switch, the clock input of the arithmetic-logical unit is connected to the output of the second AND-OR-Е element, the output of the address switch is connected to the addressing input of the arithmetic-logical node, the information input of which is connected to the output of the bus switch, the control input of the second trunk element is connected to the output of the third element OR-NO, the second and third inputs of the bus switch control, respectively with the outputs of the fourth and fifth elements AND, the output of the sixth OR-NOT element is connected to the trigger trigger input, the reset input of which is connected to the output of the first AND-OR-NOT element, the second input of which is connected to the alarm flare signal output, the trigger trigger output is connected to the start input of the synchronization unit, the information inputs of the response trigger, the start triggers and the group of operational inputs of the address selector are connected to the logical unit bus, the third input of the second AND-OR-NOT element. the third input of the first AND-OR-NOT element connected to the reset inputs of the synchronization block and the trigger for generating the clock signal, the second input of the sixth element И И Н Н Е and the third input of the first AND-NOT element connected to the clock input of the synchronization block are corresponding the inputs of the device for connecting to the outputs of synchronization, reset, start and clocks of the second computer, the outputs of the first and second elements And are connected to a group of address inputs of the microoperation switch, the second inputs of the fourth and fifth elements And and the first

the information input of the microoperation switch form a group of inputs of the device for connecting a second computer to the group of microoperation outputs, the second input of the third OR-NOT element, and the third-fifth

the information inputs of the bus switch are appropriate) - the input and group of inputs of the device for connecting to the control output and the group of information outputs of the second computer, - output

the clock of the synchronization unit and the input of the address of the address switch are the corresponding output and input of the device for connecting to the clock input and output of the job the address field of the second computer,

the second and third information inputs of the microoperation switch form a group of device outlets for connecting to the group of outputs of the set of microoperation codes for writing and reading the device.

SJ Sk & SrSsS1

1U If

I

45

M

I

rtii ii

1

Ј

I