RU1784969C

RU1784969C - Вычислительное устройство

Info

Publication number: RU1784969C
Application number: SU904871468A
Authority: RU
Inventors: Арсланали Абдуллаевич Зурхаев; Шейх-Магомед Абдуллаевич Исмаилов; Олег Григорьевич Кокаев; Иса Алигаджиевич Магомедов; Абук Салаутдинович Саидов
Original assignee: Дагестанский Политехнический Институт
Priority date: 1990-08-01
Filing date: 1990-08-01
Publication date: 1992-12-30

Abstract

Изобретение относитс к области вычислительной техники и может быть использовано, в скал рных и векторных быстродействующих процессорах обработ1/7 ки цифровой информации. Целью изобретени вл етс расширение функциональных возможностей устройства путем обеспечени возможности выполнени операций вида: Р 2 ак im, одновремен ( г ного умножени трех операндоа. Устройство содержит посто нный запоминающий блок 1, ассоциативный запоминающий блок 2, третью группу 3 элементов И, элемент И 4, вторую и первую группы 5,6 элементов Л, вторую группу 7 элементов задержки, первую группу 8 элементов задержки, выход 9, входы 10, 18 синхронизации, информационные входы 11, 14, 16, буферные блоки 12|-12q регистров 13, регистры 15, 17 со- множителей. 3 ил. ч 1W Ё Х| со 4 О CN Ю фиг, -I

Description

Изобретение относитс к области выислительной техники и может быть исользовано 6 скал рных и векторных ыстродействующих процессорах обработи цифровой информации,5

Известно устройство дл умножени воичньТхЧ блТсодержащее регистры мно- й,могогй множител , блок анализа разр - сгв множител , блок формировани кратных множимого, бло к сумматоров двух- 10 р дного кода первого уровн , блок регистров первого уровн , сумматор двухр дного кода второго уровн , два регистра второго ровн , параллельный сумматор, регистр результата.15

Недостатком данного устройства вл - ютс сложна организаци вычислительного процесса , обусловлена выработкой ольшого количества управл ющих сигна- ов путем анализа разр дов множител ; уз- 20 ка область применени , обусловленна отсутствием возможности выполнени других операций, помимо операции умножител .

Известно ассоциативное устройство. 25 осуществл ющее операции одновременного сложени нескольких и умножени двух чисел. Данное устройство содержит регистр множимого, регистр множител , посто нный запоминающий блок, ассоциативный 30 блок, два преобразовател двоичного кода в код количества единиц, три группы элементов И, две группы элементов задержки, элемент И и элемент задержки.

Недостатком данного устройства вл - 35 етс структурна организаци операции умножени , обусловленна отсутствием возможности выполнени операции одновременного умножени нескольких операндов .40

Наиболее близким к предлагаемому вл етс суммирующее устройство, содержащее посто нный запоминающий блок, ассоциативный запоминающий блок, элемент И, три группы элементов И, две группы 45 элементов задержки, причем первый разр дный выход ассоциативного запоминающего блока вл етс выходом суммы устройства, выходы остальных разр дов которого через соответствующие элементы за- 50 держки первой группы соединены с первыми входами соответствующих элементов И первой группы, вторые входы которых подключены к первому входу синхронизации устройства, а выходы - к 55 соответствующим входам опроса третьей группы ассоциативного запоминающего блока, адресные входы посто нного запоминающего блока соединены с входами соответствующих элементов И третьей

группы, первые входы которых соединены с входами слагаемых устройства, соответственно , младший разр дный выход посто нного запоминающего блока соединен с вторым входом элемента И, первый вход которого подключен к первому входу синхронизации устройства, а выход соединен с входом опроса первой группы ассоциативного запоминающего блока, остальные разр дные выходы посто нного запоминающего блока через соответствующие элементы задержки второй группы соединены с вторыми входами элементов И второй группы, а выходы соединены с соответствующими входами опроса второй группы ассоциативного запоминающего блока.

Недостатком данного устройства вл етс - ограниченные функциональные возможности , так как позвол ет выполн ть только операцию одновременного суммировани двоичных чисел.

Цель изобретени - расширение функциональных возможностей устройства путем обеспечени возможности выполнени :

операции вида Р

2, ак Bim;

I 1

; одновременного умножени трех операндов; помимо операции одновременного суммировани .

Поставленна цель достигаетс тем, что в устройство, содержащее посто нный запоминающий блок, ассоциативный запоминающий блок, элемент И, три группы элементов И, две группы элементов задержки , причем выход устройства соединен с выходом первого разр да ассоциативного запоминающего блока, выходы остальных разр дов которого через элементы задержки первой группы соединены с первыми входами элемнетов И первой группы, вторые входы которых соединены с первым входом синхронизации устройства, с первыми входами элементов И второй группы и первым входом элемента И, второй вход которого соединен с выходом младшего разр да посто нного запоминающего блока, выход остальных разр дов которого через элементы задержки второй группы соединены с вторыми входами элементов И второй группы, выход элемента И и элементов И второй и первой групп соединены с входами опроса первой, второй и третьей группы соответственно ассоциативного запоминающего блока, адресные входы посто нного запоминающего блока соединены с выходами элементов И третьей группы, дополнительно введены первый регистр разр дности К, второй регистр разр дности g N/K, где N - количество одновременно суммируемых

операндов, q - буферных блоков регистров по К регистров каждый, элементы задержки и злемнет ИЛИ, R - входов которого соединены с шиной синхронизации, выход элемента ИЛИ через элемент задержки соединен с первыми входами элементов И третьей группы, синхровход j-ro регистра, где 1К, 1-го буферного блока регистров соединен с j-м выходом i-й шиной синхронизации устрйоства, первые ин- формационные входы которого соединены с информационными входами соответствующих регистров буферных блоков регистров, выходы которых соединены с вторыми входами соответствующих элементов И третьей группы, третьи и четвертые входы которых соединены с выходами соответствующих разр дов первого и второго регистров соответственно, информационные входы которых соединен ы соответственно с вторым и третьим информационными входами устройства. .

Сущность изобретени состоит в расширении функциональных возможностей устройства путем введени технических средств, позвол ющие выполн ть операции умножени трех операндов и операции вида

Р ак Bim. (где ак - посто нный коэффиi 1

циент разр дностью К, В (Bim, I 1, q) - операнды разр дностью т).

Введение технических средств и обусловленных ими св зей позвол ет организовать три режима работы устройства: суммировани N операндов, умножени трех операндов и выполнени операции вида Р

i 1

ак Bim.

На фиг.1 представлена функциональна схема за вл емого устройства: на фи г.2 - схема зашивки посто нного запоминающего блока: на фиг.З - схема зашивки ассоциативного запоминающего блока.

Устройство содержит (фиг.1) посто нный запоминающий блок 1, ассоциативный запоминающий блок 2, первую группу элементов И 6. вторую группу элементов И 5. третью группу элементов И 3, элемент И 4, первую группу элементов 8 задержки, вто- рую группу 7 задержки, общий выход 9 дл всех операций, первый вход 10 синхрониза- ции устройства, многовходовый элемент ИЛИ 19, элемент 20 задержки, второй информационный вход 14 сомножител , первый регистр 15 сомножител , третий информационный вход 16 сомножител , второй регистр 17 сомножител , буферных блоков 12.1-12.q регистров по 13.1-13.Kpe5 0 5 0

5

0

с

0

5

0 5

гистра каждый, первый информационный вход 11 устройства, второй вход 18 синхронизации устройства (шина синхронизации).

Рассмотрим работу устройства в трех режимах.

В первом режиме производитс вычисление суммы m-разр дныхМ слагаемых, при этом через вторую и третью информационные входы 14 и 16 записываютс соответственно в первый 15 и второй 17 регистры сомножителей коды единиц, весовые выходы которых соответствующим образом соединены с третьими и четвертыми входами элементов И 3 третьей группы. Состо ни первого и второго регистров 15 и 17 не измен ютс на период работы устройства в режиме суммировани . Операнды слагаемых через первый информационный вход 11 записываютс в регистры 13.1-13.К буферных блоков 12.1-12.q регистров. Сдвиг содержимого регистров 13.1-13.К буферных блоков 12.1-12.q регистров, начина с младших разр дов, происходит одновременно по передним фронтам импульсов, которые поступают по R (Ri, I 1, q) шинам синхроимпульсов , причем RI шинз синхроим- пульсов состоит из L (Lj, j 1. К) линии синхронизации и соответствующим образом подключены к синхровходам регистров 13.1- 13.К i-ro блока буферных регистров. Одноименные разр ды N слагаемых через элементы И 3 поступают на адресный вход блока 1 в течение сетки импульсов, которые поступают на шину 18 синхронизации устройства , гдемкоговходовым.элементом ИЛИ 19 и элементом 20 задержки достигаетс синхронизаци подаваемого среза. Считанное из блока 1 слово вл етс частью ассоциативного признака дл ассоциативного запоминающего блока 2, причем все разр ды, кро.ме младшего, задерживаютс на один такт. Остальной частью признака вл ютс все, кроме первого, разр ды кода, считанного из блока 2 и задержанные на один такт. Сформированный признак дополнительно синхронизируетс на элементах И 4-6 путем подачи импульса на вход 10 синхронизации . Така синхронизаци исключает вли ние неидеальности элементов 7 и 8 задержки . На выходе 9 формируетс очередной разр д суммы. При совместной работе блоков 1 и2на входы 10й 18 соответственно подаютс по m импульсов, причем передний фронт сигнала входа 10 начинаетс позже, а задний раньше сетки импульсов, подаваемого на вход 18. При работе только блока 2 на вход 10 дополнительно подаютс log2N импульсов. На входы 10 и 18 поступают импульсы , синхронизированные единой тактовой частотой. Общее число такто в вычислени суммы равно: t m + pog2N.

Во втором режиме производитс одновременное вычисление произведени операндов разр дностью m 4, К 3 м q - 3 соответственно. Первый операнд разр дностью m 4 по первому информационному входу 11 устройства, младшими разр дами вперед, записываютс в регистры 13.1-13.3 буферных блоков 12.1-12.3 в соответствии их физических св зей,

В первый регистр 15 сомножителей записываетс через второй информационный вход 14 устройства второй операнд разр дностью К 3. Во второй регистр 17 сомножител записываетс через третий информационный вход 16 устройства третий операнд разр дностью q 3. Состо ние первого и второго 15 и 17 регистров сохран ютс на весь период выполнени устройством второго режима работы устройства.

Весовые выходы регистра 15 подключены к соответствующим тертьим входам, физически образованных i - х подгрупп элементов И 3 третьей группы, начина с младшего разр да.

Весовые выходы регистра 17 подключены , начина с младшего разр да, к соответствующим объединенным входам 1-й подгруппы элементов И 3 третьей группы, причем элементы И 3 третьей группы обье- динены в 1-й подгруппе по четвертым входам . На синхровход j-го регистра 1-го буферного блока регистров по одноименной j-й линии 1-й шины синхроимпульсов подаетс m импульсов, причем импульс подаваемый на синхровход j-И-го регистра 1-го буферного блока регистров задержан на один такт относительно j-ro регистра того же блока, а каждый импульс подаваемый на j-й регистр i+1-ro буферного блока регистров задержан на один такт относительно 1-го буферного блока регистров. В результате такого последовательного-упор доченного сдвига регистров 13.1-13.К буферных блоков 12.1-12.q регистров, начина с младших разр дов, по передним фронтам сетки импульсов , которые поступают по R шинам синхроимпульсов через вход 18 образуетс пространственно-временной массив условных частных произведений трех операндов . Нулевое разр ды кодов второго и третьего сомножител через соответствующие весовые выходы регистров 15 и 17 и физически обусловленные св зи с элементами 1Л 3 третьей группы, маскируют пространственно-временной массив условных частных произведений трех операндов. В пор дке упор доченного сдвига регистров в

каждом такте работы устройства срез условных частных произведний через элементы И 3 поступают на адресный вход блока 1 в течение сетки импульсов по входу 18 того же

такта. Считанное из блока 1 слово вл етс частью признака ассоциативного опроса запоминающего блока 2, причем все разр ды, кроме младшего, задерживаютс на один такт. Остальной частью признака опроса лв ютс все, кроме первого, разр ды кода считанного из блока 2 и задержанные на один такт. Сформированный признак дополнительно синхронизируетс на элементах И 4-6 путем подачи импульса на вход 10

синхронизации. На выходе 9 устройства в каждом такте работы устройства формируетс очередной разр д произведени трех операндов. При совместной работе блоков 1 и 2 на входы 18 и 10 соответственно подаготс

т.1п-(т + К- 1) + (q-1)

тактируемых импульсов, причем передний

фронт импульса входа 10 начинаетс позже, а задний фронт раньше сетки импульсов, подаваемого на входе 18.

При работе только блока 2 на вход 10 дополнительно подаетс г/1 (т + К + q) - ti

импульсов.

На входы 10 и 18 поступают импульсы и сетка импульсов сдвига синхронизированные единой частотой. Общее число тактов вычислени произведени трех операндов

равно ts m + К-ь q.

Пусть необходимо вычислить произведение следующих трех операндов: 11 х 5 х х7 - 385; 11 ю 10112:5ю - 1012; 7ю - 1112. Код операнда 1011 записываютс по

первому информационному входу 11, младшими разр дами вперед, в регистры 13.1- 13.3 буферных блоков 12.1-12.3 регистров в соответствии их физических св зей. В первый 15 и во второй 17 регистры сомножителей записываютс коды 101 и 111 соответственно, О разр ды весовых выходов которых маскируют срезы условных частных произведений трех операндов,

В течение первой сетки тактируемых

импульсов 10000000 по входу 18 синхронизации устройства на адресный вход блока 1, через соответствующие элементы И 3 третьей группы подаетс с выходов регистров 13.1-13.3 буферных блоков 12.1-12.3

регистров младший срез частных произведений , то есть адрес 100 000 000. Код адреса синхронизируетс на элементах И 3 третьей группы синхроимпульсом, выраба- тывамый многовходовым элементом ИЛИ 19 и элементом задержки 20, что исключает

возможность неправильной выработки кода адреса По указанному адресу из блока 1 считываетс слово 10000, младший разр д которого 1 без задержки подаетс на первый вход элемента И 4, а остальные 0000 через элементы 7 задержки - на соответствующие входы элементов И 5, К приходу первого импульса по первому входу 10 синхронизации устройства на все первые входы И 6, через элементы 8 задержки под- аготс нули.

Сформированный признак с выходов И 4, элементов И 5 и И 6 - 100000000 с приходом импульса по входу 10 синхронизации поступает на признаковые входы бло- ка 2. В первом такте работы устройства из блока 2 считываетс слово 00001, первый разр д которого 1 вл етс младшим разр дом произведени трех операндов.

В течение второй сетки тактируемых им- пульсов 110100000 на адресный вход блока 1 подаетс второй срез частных произведений 1001 00000. По указанному адресу из блока 1 считываетс слово OOOOV1. По приходу второго импульса на вход 10 синхронизации на признаковые входы блока 2 поступает слово 000000000, по которому из блока 2 считываетс слово 00000 первый разр д которого О вл етс вторым разр дом произведени трех операндов.

В течение третьей сетки импульсов 11111 0100 на даресный вход блока 1 подаетс третий срез частных произведений 00 11 001 OQ. По указанному адресу из блока 1 считываетс слово 10001. По приходу третьего импульса на вход 10 синхронизации на признаковые входы блока 2 поступает слово 1,0001.0000. по которому из блока 2 считываетс слово 10000 пер- вый разр д которого О вл етс третьим разр дом произведени .

В течение четвертой сетки импульсов 111111110 на адресный вход блока 1 подаетс четвертый срез частных произведе- ний 101 00 11 00, по которому из блока 1 считываетс слово 00011. По приходу четвертого импульса на вход 10 синхронизации на признаковые входы блока 2 поступает слово О 000 11 000, по которому считыва- етс слово 10000, первый разр д которого О вл етс четвертым разр дом произве- дени трех операндов.

В течение п той сетки импульсов 011111111 на адресный вход блока 1 пода- етс п тый срез частных произведений 000101001, по которому из блока 1 считываетс слово 10001. По приходу п того импульса на вход 10 синхронизации на признаковые входы блока 2 поступает слово

100111000, по которому считываетс слово 11000, первый разр д которого О вл етс п тым разр дом произведени трех операндов

В течение шестой сетки импульсов 001011111 на адресный вход блока 1 подаетс шестой срез частных произведений 001 000 101, по которому из блока 1 считываетс слово 10001. По приходу шестого импульса на вход 10 синхронизации на признаковые входы блока 2 поступает слово 100011100, по которому считываетс слово 11000, первый разр д которого О вл етс шестым разр дом произведени .

В течение седьмой сетки импульсов 00000 1011 на адресный вход блока 1 подаетс седьмой срез частных произведений 000001000, по которому из блока 1 считываетс слово 10000. По приходу седьмого импульса на вход 10 синхронизации на признаковые входы блока 2 поступает слово 100011100, по которому считываетс слово 11000 первый разр д которого О вл етс седьмым разр дом произведени ,

В течение восьмой сетки импульсов 0000 00001 на адресный вход блока 1 подаетс восьмой срез частных произведений 000000001, по которому из блока 1 считываетс слово 10000. По приходу восьмого импульса, на вход 10 синхронизации на признаковые входы блока 2 поступает слово 10000 1100, по которому считываетс слово 10001, первый разр д которого 1 вл етс восьмым разр дом произведени трех операндов.

Так как содержимое регистров буферных блоков выбрано, согласно tin (m + К+ + 1) + (q - 1) 8, подачи сетки синхроимпульсов прерываетс , а выходы блока 1 воспринимаютс в признаковой части блока 2 нул ми, в последующих тактах работы устройства .

По приходу дев того импульса по входу 10 синхронизации по признаковые входы блока 2 поступает слово 000001000, по которому из блока 2 считываетс слово 00001, первый разр д которого 1 вл етс дев тым разр дом произведени .

По приходу дес того импульса по входу 10 синхронизации на признаковые входы блока 2 поступает слово 000000000, по которому из блока 2 ситываетс слово 00000, первый разр д которого О влп- етс , согласно t3n m + K + q 10, последним разр дом произведени трех операндов. Код произведени трех операндов при этом равен 011 000 0001 385ю

В третьем режиме работы устройства

выпол нетс операци вида Р У ак В mi.

i -1

(где эк - посто нный коэффициент разр дностью К, В (Bim, I 1, q) - операнды разр дностью т.

Через магистральные информационные входы буферных блоков 12.1-12.q регистров записываетс по одному операнду во все регистры 13,1-13.К, соответствующих буферных блоков, младшими разр дами вперед . В первый 15 регистр сомножител записываетс соответствующий код посто нного коэффициента. Во второй 17 регистр сомножител записываетс код единиц. В этом режиме работы устройства в операции маскировани условных частных произведений весовые выходы регистра 17 сомножител не принимают. Состо ние первого и второго 15 и 17 регистров сохран ютс на весь период выполнени устройством третьего режима работы устройства. На каждый синхровход j-ro регистра 1-го буферного блока регистров по одноименной j-й линии 1-й шины синхроимпульсов подаютс по m импульсов, причем; подава- емый на синхровход j + 1-го регистра задержан на один такт относительно -го регистра того же буферного блока, В результате такого последовательно-упор доченного сдвига регистров 13.1-13.К буферных блоков 12,1-12.q регистров, начина с младших разр дов, по передним фронтам сетки импульсов, которые поступают по R шинам синхроимпульсов-через вход 18 образуетс пространственно-временной массив условных частных, произведений

операции вида Р У ак Bim.

i 1

Нулевые разр ды кода ак через соответствующие весовые выходы регистра 15 сомножител и физически обусловленные св зи с элементами И 3 третьей группы маскируют пространственно-временной массив условных частных произведений операции Р. В пор дке упор доченного сдвига регистров в каждом такте работы устройства срез условных частных произведений через элементы И 3 поступают на адресный вход блока 1 в течении сетки импульсов по входу 18 того же такта работы устройства. Считанное из блока 1 слово вл етс частью признака ассоциативного опроса запоминающего блока 2 причем все разр ды, кроме младшего, задерживаютс на один такт. Остальной частью признака опроса вл ютс все, кроме первого, разр ды кода считанного из блкоа 2 и задержан- ные на один такт. Сформированный признак дополнительно синхронизируетс на элементах И 4-6 путем подачи импульса на вход 10 синхронизации На выходе 9 устройства в каждом такте работы устройства формируетс очередной разр д операции

вида Р 2) ак Bim.

I 1

При совместной работе блоков 1 и 2 на входы 18 и 10 соответственно подаютс

tion m + K-1

тактируемых импульсов, причем передний фронт импульса входа 10 начинаетс позже, а задний фронт раньше сетки импульсов подаваемого на вход 18. При работе только

блока 2 на вход 10 дополнительно подаютс t2° гзоп - tion импульсов. На входы 10 и 18 поступают импульсы и сетка импульсов сдвига синхронизированные единой частотой . Общее число тактов вычислени операции Р равно

t3on (m + K+1) + log2K xq.

Пусть необходимо, исход из аппарата ориентированных ресурсов устройства, выполнить операцию

Р (Bim ак + В2го ак + Взт ак) (15ю 5io+11io 5io+13io 5ю)195ю,

где Bim 15ю 11112, Ват 11 ю 10112, Взт 13ю 11012 разр дностью m 4; ак - 5ю - 1012, разр дностью К 3.

Код первого операнда Bim записываегс младшими разр дами вперед, в регистры 13.1-13.3 буферного блока 12.1 регистров. Код второго операнда В2т записываетс в регистры 13.1-13.3 буферного блока регистров . Код третьего операнда Взт записываетс в регистры 13.1-13.3 буферного блока 12.3 регистров. В первый регистр 15 сомножител записываетс код ак. О разр ды весовых выходов которого маскируют срезы условных частных произведений операции Р, Во второй регистр 17 сомножител записываетс единичный код, весове выходы которого в этом режиме в операции маскировани не принимают.

В течение первой сетки тактируемых

импульсов 100 100 100 на адресный вход блока 1 через соответствующие элементы И 3 третьей группы, где выполн етс операци маскировани , подаетс с выходов регистров 13.1-13,3 буферных блоков

12.1-12.3 регистров младший срез частных произведений, то есть адрес 100.100.100. По указанному адресу из блока 1 считываетс слово 10001, младший разр д которого 1 без задержки подаетс на первый вход элемента И 4, а остальные 0000 через элементы 7 задержки - на соответствующие входы элементов И 5. К приходу первого импульса по первому входу 10 синхронизации устройства через элементы 8 задержки подаютс нули. Сформированный признак с выходов И 4, И5иИ6- 100000000 с приходом импульса по входу 10 синхронизации поступает на признаковые входы блока 2. В первом такте работы устройства из блока 2 считываетс слово 00001, первый разр д которого 1 вл етс младшим разр дом выпол немой операции Р.

В течение второй сетки тактируемых импульсов 110110110 на адресный вход блока 1 подаетс второй срез 100 100 000, по которому считываетс слово 00001. На признаковые входы блока 2 поступает слово 00001 0000, по которому считываетс слово 00001, первый разр д которого 1 вл етс вторым разр дом операции Р.

В течение третьей сетки тактируемых импульсов 111 111 111 на адресный вход блока 1 подаетс третий срез 101 000 101, по которому считываетс слово 10011 . На признаковые входы блока 2 поступает слово 10001 0000, по которому считываетс слово 10000, первый разр д О которого вл етс третьим разр дом операции Р.

В течение четвертой сетки импульсов 111 111 111 на адресный вход блока 1 подаетс четвертый срез 101 101 001, по которому считываетс слово 10011. На признаковые входы блока 2 поступает слово 10011 1000, по которому считываетс слово 11000, первый разр д О которого в- л етс четвертым разр дом операции Р.

В течение п той сетки импульсов 011 011011 на адресный вход блока 1 подаетс п тый срез 001 000 001, по которому считываетс слово- 00001 На признаковые входы 2 поступает слово 000111100, по которому считываетс слово 11000, первый разр д О которого вл етс г( тым разр дом операции Р.

В течение шестой сетки импульсов 001 001 001 на адресный вход блока 1 подаетс шестой срез 001 001 001, по которому считываетс слово 10001 На признаковые входы блока 2 поступает слово 100011100, по которому считываетс слово 11000, первый разр д О которого вл етс шестым разр дом операции Р. Так как содержимое регистров буферных блоков выбрано, согласно tion m + К - 1 6, подача сетки синхроимпульсов прерываетс , а выходы блока 1 воспринимаютс в признаковой ча-- сти блока 2 нул ми в последующих тактах работы устройства.

По приходу седьмого импучьса по входу 10 синхронизации на признаковые входы

блока 2 поступает слово 000011100, по которому считываетс слово 10001, первый разр д 1 которого вл етс седьмым разр дом операции Р.

По приходу восьмого импульса по входу 10 на признаковые входы блока 2 поступает слово 000 001 000, по которому считываетс слово 00001, первый разр д 1 которого вл етс восьмым разр дом операции Р.

По приходу дев того импульса по входу 10 синхронизации на признаковые входы блока 2 поступает слово 000 000 000, по которому считываетс слово 00000, первый разр д которого О вл етс согласно t3on (m + К - 1) + IQQ2K x q 9, последним разр дом операции Р (Bim ак - +В2т ак + Взт ак). Код операции при этом равен 011 0000 112 195ю.

Техническое преимущество изобретени , по сравнению с известным состоит в расширении функциональных возможностей за счет дополнительного выполнени операции одновременного умножени трех сомножителей и операции вида

Р /L ак Положительный эффект

заключаетс в совмещении в одном устройстве выполнени нескольких операций и в более полном использовании аппаратно-зл- горитмических ресурсов устройства, кроме того параллельна обработка разр дных срезов частных произведений за счет организации операции маскировани разр дами сомножителей приводит к уменьшению стоимости машинной операции умножени быстродействующих процессорах обработки данных.

Claims

Формула изобретени Вычислительное устройство, содержащее посто нный запоминающий блок, ассоциативный запоминающий блок, элемент И, три группы элементов И, две группы элементов задержки, причем выход уст- ройства соединен с выходом первого разр да ассоциативного запоминающего блока, ЁЫХОДЫ остальных разр дов которого через элементы задержки первой группы соединены с первыми входами элементов И первой группы, вторые входы которых соединены с первым входом синхронизации устройства , с первыми входами элементов И второй группы и первым входом элемента И, второй сход которого соединен с выходом младшего разр да посто нного запоминающего блока, выходы старших разр дов которого через элементы задержки второй группы соединены с вторыми входами элементов И второй группы, выходы элемента И и элементов И второй и первой гр/ппы

соединены с входами опроса первой, второй и третьей групп соответственно ассоциативного запоминающего блока, адресные входы посто нного запоминающего блока соединены с выходами элементов И третьей группы, отличающеес тем, что, с целью расширени функциональных возможностей за счет вычислени произведени трех величин и выполнени операции

вида Р У ак Bim, (где В Brm, 1 1,9)

1 1

операнды разр дностью т, ак - посто нна величина разр дностью К), устройство содержит первый регистр разр дности К, второй регистр разр дности q N/K, где N - количество одновременно суммируемых операндов, q буферных блоков регистров по К регистров каждый, элементы задержки и элементы ИЛИ, R-входов которого соединены с шиной синхронизации, выход элемента через элемент задержки соединен с первыми входами элементов И третьей группы,

с.инхровходНо регистра, где 1К, 1-го

буферного блока регистров соединен с J-n выходом 1-ой шины синхронизации устройства , первые информационные входы которого соединены с информационными

входами соответствующих регистров Буферных блоков регистров, выходы которых соединены с вторыми входами соответствующих элементов И третьей группы, третьи и четвертые входы которых соединены с выходами

соответствующих разр дов первого и второго регистров соответственно, информа- цоипые входы которых соединены соответственно с вторым и третьим информационными входами устройства.