JPH02148360A - 一対の複素数サンプル信号の相互相関装置 - Google Patents
一対の複素数サンプル信号の相互相関装置Info
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Abstract
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Description
回転ディジタル計算機の複素数乗算器を利用して、一対
の複素数サンプル信号の相互相関を行う新規な手段に関
する。
理関数が利用されている。このような関数の1つは、次
式で示すように8個のサンプル間隔で評価される2つの
複素数サンプル信号の相互相関関数である。
分および虚数部分を有する複素数ディジタルデータ信号
である。そして、8個のサンプル期間において第1の複
素数ディジタルデータ入力信号Xを第2のディジタルデ
ータ複素数信号Yと相互相関させて、複数M個の複素数
ディジタルデータ出力信号C(m) 、 C(m+
1) 、 ・・−、C(m十M−1)を発生するのに通
常非常に多くの乗算器および蓄積器を必要とする。ここ
において、Mは相関関数が評価される全遅延時間数であ
る。加、算器、シフトレジスタ等のような更に集積化可
能なビルディングブロックを利用した乗算機能を実現す
る回路で全ての乗算器を置き換えることが非常に望まれ
ている。
の複索数乗算器については本発明の譲受人に譲渡され、
ここに参考のため全体として取り入れられている198
8年5月31日に出願された同時係属米国特許出願節2
00,491号に説明され請求されている。特に、相互
相関装置が単一の半導体回路チップに完全に集積化する
ことができるようなC0RD I C4i素数回転装置
を利用した複素数相互相関装置を提供することが非常に
望まれている。CORDICシステムはいくつかの連続
した回転の和として表される角度θだけ回転することが
でき、各回転は次式で示すように特別な組の角度αの1
つだけ行われる。
度αi−90°が定められると、次の角度α(N回転の
最大に対する)は次式で与えられる。
−、N−2全角度は複数n個の角度αiの全てを使用し
て順次近似され、角度θの更に細かい各近似は直交座標
結果X およびynilを発生腰これは次にn+1 示す一対の式によって次に最も粗い近似用の一対のX
およびy 直交座標値に関連している。
l−K (θi)0/、−ξIXn/2 )、ここにお
いて、K(θI)はCOS (θ)に等しい基準化係
数である。2−nの係数の各々は実際には2で割る動作
をn回行うことであり、2進数の場合にはn回の動作の
各々に対する1ビツトのシフトによって行われるもので
あるので、複素数乗算は基準化係数K(θI)の乗算(
必要な場合)を除いて、1組のインバータ、マルチプレ
クサ、レジスタおよび加算器をもって実行される。この
技術は1対の複素数ディジタル信号用の相互相関器に適
用される好ましいものである。
タ信号XおよびYの相互相関用の現在の好ましい装置の
1つは、角度θ−ξ1 α番 (ここで、ξ直−+1ま
たは−1、αi−90°およびn=0.1,2,3.−
1N −21:対しテα。+2− tan−’ (2□
n))の和によって順次直交座標形式で(例えば、XR
oおよびXl評して)表される第1 (X)の複素数サ
ンプル信号の実数および虚数データ部分の各々を回転さ
せ、この回転動作をXlff1がほぼゼロなり、はぼゼ
ロの位相角度に達するまで行う乗算器のないパイプライ
ン順次形式の第1のNステージのC0RD I C回転
手段を使用している。第1のパイプライン回転手段の各
第1番目のステージの符号ξは前のステージからのデー
タの虚数部分Q′の符号によって決定される。
(1≦i≦N)からのQ+ ’信号の符号を利用して、
複数M個の別のCORDICバイブライン回転手段の各
同じように位置付けられている第1番目のステージにお
ける回転の符号を決定する。Mは遅延(Z−’)の全体
の数であり、各々は相互相関関数が評価される同様な数
のクロックサイクルに対応する。そして、他の慢素歇サ
ンプルデータ信号Yは第1のバイブラインにおける位相
角度回転に反対の位相角度だけ回転させられ、M間隔期
間の各第j番目のものに対する正しい位相回転を供給す
る。第1のC0RD I Cパイプライン回転装置の振
幅出力だけでなく符号情報は全ての他のパイプライン回
転器に対して遅らせられ、(第j番目のステージに対す
る)遅延は本質的に、利用される共通の時間間隔のj倍
に等しい。そして、適切な位相符号および振幅情報は相
互相関関数の第j番目の成分の計算用に必要なY入力デ
ータに正確に一致する第j番目のパイプライン回転装置
に達する。完全な第M番目の間隔の相互相関積の実数お
よび虚数部分は各々Yバイブライン回転手段の各々の関
連する複素数出力に第1のバイブラインの大きさの信号
出力IXIを掛けることによって得られる。それから、
N個のサンプルはM個の異なるCORDICのパイプラ
イン回転手段の各々の出力において加算され、第j番目
の回転装置の出力に第」番目の複素数ディジタルデータ
出力サンプルC(j)の適当な対の実数部分および虚数
部分を出力する。
ディジタルデータ信号の新規な相互相関装置を提供する
ことにある。
詳細な説明を閲読することにより明らかになるであろう
。
1のC0RD I Cパイプライン順次回転手段11を
利用している。この回転手段11は直交座標形式で第1
の(または乗数類)複素数サンプル信号X(例えば、第
1の人力11aに虚数データ部x1tよび第2の入力1
1bに実数データ部分XRoを有する)のディジタルデ
ータを受信し、出力lieに乗数類絶対値IXIを出力
する。第2の(または彼乗数項)複素数サンプルディジ
タルデータ信号Yは、第2の装置部分12の第1の人力
12aに虚数部分Y111thよび第2の入力12bに
実数部分YR8を有する。第2の装置部分12は複数M
個のC0RD I Cパイプライン(順次)回転手段1
4,15,16.・・・、18.・・・から構成されて
いる。Mは評価しようとする遅延(Z−’)間隔の全体
の数である。各回転手段はN個の連続した部分から構成
されている。被乗数パイプライン手段の数(M)は評価
しようとする遅延間隔の全体の数によって設定される。
RDIC乗算器11,14,15.16.・・・、18
.・・・を有し、各々はN個のステージから構成され、
相関器NX(M+1)に矩形に配列されている。
は類似しているものである。図示のように、第1のパイ
プライン手段の第1のステージ11−1は乗数Xのディ
ジタルデータ信号の虚数部分を受信する第1の入力信号
1l−1aおよび乗数のディジタルデータ信号の実数部
分を受信する第2の入力1l−1bを有する。入力1l
−1aに現れるデータビットの2進状態は第1のデータ
インバータ(−1)手段22aによって反転され、入力
1l−1bのデータビットの2進状態は第2のデータイ
ンバータ22bによって反転される。
)手段24−1の第1の入力24−1aに供給され、反
転された虚数部分データビットはその第2の入力24−
1bに供給される。MUX手段の出力24−1c(この
出力からステージQの出力11−IQが取り出される)
は、選択入力24−1sに現れる2進論理信号の状態に
よってMUX24−’1を介して入力24−1aまたは
24−1bの一方に接続される。同様にして、実数部分
の乗数Xのデータビットは第2のMUX手段24−2の
第1の入力24−2aに供給され、第2の入力24−2
bは反転された実数部分のデータビットを受信する。ス
テージ11−11の出力が取り出される出力24−2c
の接続は選択人力24−2sの2進デイジタルデータビ
ツトの状態に応じて選択される。両選択人力24−Is
および24−2sは第1のステージの選択S端子1l−
Isおよび第2の選択S′端子1l−1s’の並列接続
された点に並列に接続されている。部分12のM個のC
oRDIC乗算器の各々の第1のステージ14−1.1
5−1.16−1.・・・、18−1.・・・は部分1
1の第1のステージ11−1に本質的に同じである。乗
算器のMUX手段24の出力は±90°の回転を完成す
るために交換され、回転の符号は端子1l−IQ’の虚
数入力信号の符号によって決定される。
は本質的に同じセルで構成きれている。
8に(第1のステージの出力11−IQから)虚数部分
Qデータおよび第2の入力1l−2b1;(出力11−
11から)実数部分Iデータを受信する。各パイプライ
ンステージ11−1. 11−2.・・・、11−nに
おけるデータは前のステージのデータから1共通サイク
ル間隔だけ遅らされる。この遅延は記号z−1で示され
、関連する1つの遅延手段32−1または32−2で発
生する。
の前後に位置付けられている一対のトランスペアレント
なデータラッチによって行われ、オーバーラツプしない
2つの位相クロック信号で動作する。虚数部分Q′デー
タはステージQ′の出力1l−2Q’において(a−i
−2およびiが左端のパイプライン端部から右方向に計
数してバイブラインのそのステージの(2とNの間の)
数である場合に2進データを2aの係数で割る)2進割
算手段34−1の入力および第1の加算手段36−1の
第1の入力36−1aに供給される。
出力から第2の2a割算手段34−2の入力および第2
の加算手段36−2の第1の入力36−2aに供給され
る。割算器34はデータビットをaビットだけ右方向に
シフトするどのような手段(例えば、aステージのワイ
ヤドシフト)であってもよい。バイブラインのこの第2
のステージ11−2においては、a−0であり、実際の
シフトはない。シフト手段34−1または34−2の出
力からのシフトされたデータビットはそれぞれデータイ
ンバータ手段37−1または37−2の入力およびマル
チプレクサMUX手段39−1または39−2の「真の
」入力39−18または39−2aに供給される。イン
バータ手段37−1または37−2の出力は関連するM
UX手段39−1または39−2の関連する「反転され
た」データ人力39−1bまたは39−2bに供給され
る。両MUX手段の選択人力39−Isおよび39−2
sは(ステージの端子SおよびS′間に接続されている
)ステージ貫通選択バス11−25に接続され、1l−
2sバス上の第1または第2の論理信号ピット状態の受
信に応答してMUX手段の出力39−1cまたは39−
2cに対する「真の」または「反転された」データの選
択を行う。MUX手段の出力は交差接続され、MUX手
段の虚数部分出力39−1cは実数部分加算手段36−
2の第2の入力36−2bに接続され、MUX手段の実
数部分出力39−2sは虚数部分加算手段36−1の第
2の人力36−1bに接続されている。データが2の補
数形式で供給される場合には、インバータ手段37は「
反転される」データがバスの状態によって選択される場
合加算手段36に対するキャリ信号を伴うとットワイズ
(bit−wise)インバータであってもよい。本技
術分野で知られているピットインバータ、半加算器など
を使用した他の手段を使用することもできる。
ータ出力11−2Qであり、第2の加算手段36−2の
゛出力はステージの実数部分データ出力11−21であ
る。第1のパイプライン回転手段11の残りの(N−2
)ステージ11−3.・・・11−1.・・・、11−
nの各々はシフト値がa−i−2であることを除いて第
2のステージ11−2と同じである。同様にして、部分
12のM個のパイプライン回転手段の(N−1)ステー
ジの各々は(シフト値aを除いて)同じである。そして
、第1の回転手段14は(N−1)ステージ14−2.
14−3.・・・、2−1.・・・、14−nを存し、
第2の回転手段15は(N−1)ステージ15−2.
15−3. ・”、 15−i、 −=、 15−
nを有し、第j番目の回転手段18は(N−1)ステー
ジ1g=2、18−3,・・・、1g−1,18−〇を
有し、以下同じである。
様な第1のステージおよび(N−1)の連続した同様な
ステージを有し、また相互相関器10はN個の比較手段
38ををする。各比較器は入力がそのステージの虚数部
分Qデータ入力に接続されている。第1の比較手段38
−1は入力が端子1l−IQ’を介して第1のステージ
の虚数部分人力1l−1aに接続されている。各比較手
段は出力が第1のパイプライン回転手段11の関連する
ステージの選択S入力1l−1sに接続されている。ま
た第1番目の比較手段38−1の出力は被乗数部分12
の第1のバイブライン回転手段14の関連する第1番目
のステージ14−1の選択S人力に接続されている。そ
して、第1の比較器38−1は人力1l−1aにおいて
第1のパイプラインステージの端子1l−IQ’から入
力を受信し、出力データピットを選択端子1l−ISお
よび14−1sに供給する。第2の比較器38−2は第
2のステージの虚数部分データ端子11−2 Q’から
入力を受信し、出力データピットを選択端子1l−2s
および14−2sに供給し、以下同様にして、第1番目
の比較器38−tはステージ11−1のQ′虚虚数部分
デーム人力1l1Q′から入力を受信し、出力データピ
ットを並列接続された選択端子1l−1sおよび14−
1Sに供給し、゛最後に、第n番目の比較器3B−〇は
第n番目のステージのQ′データビット11−〇Q′か
ら人力を受信し、出力を並列接続された選択端子1l−
nsおよびl4−nsに供給する。
段40を有し、各々は入力データを1共通間隔(CTI
)だけ遅延させる。遅延手段40の1つは部分12の第
1の(M−1)個の回転手段の各々の第1番目のステー
ジのサンプルバスと次の回転手段の同じ第1番目のステ
ージとの間に設けられている。そして、N個の遅延手段
4〇−11があり、各々は入力が第1の回転手段14の
関連する第1番目のステージの選択バスに接続され、出
力は第2の回転手段15の第1番口のステ−ジの選択バ
スに接続されている。他のN個の遅延ステージ4O−i
2の各々は第2の回転手段15の第i番目のステージと
第3の回転手段16の同じ第i番目のステージとの間に
接続され、また第3番目の回転手段16から第4番目の
回転手段14に対して別のN個の遅延手段があり、以下
同様である。そして、被乗数の第1の回転器の第1のス
テージ14−1のバス出力、S′は遅延ステージ40−
11の入力に接続され、これは出力が第2の回転手段の
第1のステージの選択人力15−15に接続され、その
ステージの出力S′は遅延手段40−12の入力に接続
され、その出力は第3のバイブラインの第1のステージ
の選択人力16−15に接続され、以下同様である。同
様にして、第1の被乗数回転器の第2のステージ14−
2の選択端子S′は他の遅延ステージ40−21の入力
に接続され、その出力は第2の被乗数回転器の第2のス
テージの選択バス15−2sに接続され、これは次の遅
延ステージ40−22の入力に接続され、その出力は第
3のパイプラインの第2のステージの選択バス16−2
sに接続され、これは次の遅延ステージの入力に接続さ
れる等である。第j番目の被乗数回転器18は第1のス
テージ18−1を有し、選択入力1g−Isは出力デー
タを遅延手段40−1 (j−1)から受信し、そのデ
ータは全体で(j−1)の遅延間隔だけ遅延されている
。また、そのバイブライン回転器の第2のステージ18
−2は他の遅延手段4O−2(j−1)の出力を受信し
、第j番目のパイプラインの第i番目のステージ18−
1は遅延手段4O−i(j−1)の出力から選択信号を
受信する等である。
分および虚数部分データ出力l4−nl/l4−nQ、
l5−nl/l5−nQ、16−n I/ 16−nQ
、 −、1B−n I/ 1 B−nQ。
/Q対の信号の各々はM個の最終部分14−p。
同じように処理される。そして、第1の被乗数バイブラ
インの虚数部分データ出力l4−nQは乗算手段42−
1aの一方の入力に接続されている。
ら被乗数部分人力12cを介して第2の人力に乗数実数
部の絶対値IXIデータを受信する。
に適当なシフトレジスタ/加算器によって構成すること
ができる。各乗算手段42(例えば、手段42−1a)
の出力のデータ積はN個の共通間隔の遅延のために関連
するブロック遅延手段44 (例えば、手段44−18
)の入力に供給される。また、乗算器のデータ出力は直
接節1の加算手段46(例えば、手段46−1a)の第
1の加算入力に供給される。この第1の加算手段46は
第2の加算入力に関連するブロック遅延手段44(例え
ば、手段44−1a)の出力から反転されたブロック遅
延データを受信する。手段46からの出力和データは第
2の加算手段48(例えば、手段48−1a)の第1の
加算人力に供給され、この第2の加算手段48の第2の
加算入力には関連する相関器出力(例えば、出力Co(
0))からデータが供給される。第2の加算手段48の
出力はクロック駆動式蓄積器手段50(例えば、手段5
O−1a)の人力に供給され、この蓄積手段50の出力
から関連する相関器出力が取り出されている。
I C回転器バイブライン11を駆動する。
選択バス上のデータビットによって決定される)は前の
ステージからの入力である虚数部分データ(即ち、Qデ
ータ)の符号によって決定される。即ち、ξi −5G
N (Q、、)であり、ξiは第i番目のステージの回
転の符号であり、ξ1は入力11aの虚数部分X1mデ
ータの極性によって与えられる。そして、相関器10は
データを処理し、第1の回転器11が第1の入力信号の
絶対値の大きさIXIである実数部分出力(すなわち、
1部分出力)を発生するように角度を低減する。更に、
第1のC0RDI Cバイブライン回転学段11の各ス
テージからのQ入力信号の71号は被乗数部分12の全
ての連続するC0RD I Cバイブライン回転手段の
各ステージにおける符号を決定し、第1のC0RD I
C手段がほぼゼロ角度に達するように乗数X複素数デ
ィジタルデータを回転させる角度Qに対して同じ位相角
だけ被乗数部分複素数データ入力信号Yを回転させる。
によって、他の乗算器(ここでは乗算器11)がその人
力データをゼロ角度まで回転させて出力に実数データの
大きさのみを発生し、Q出力(例えば、出力1l−nQ
)はほぼゼロの大きさとなる場合、2つの複素数データ
入力の位相の差に等しい位相まで被乗数バイブラインが
それらの出力データを回転させる。そして、これは各サ
ンプリング間隔に対する入力対の複素数ディジタルデー
タ信号の位t11に対して有効な複素数共役乗算器であ
る。複素数相関は各被乗数部分パイプライン回転器の両
復素数データの流れに第1のCORDICパイプライン
手段11からの信号出力の大きさを掛けることによって
完成する。第1のCORDICバイブライン11の符号
情報および大きさ出力はバイブライン回転器14,15
,16.・・・18、・・・の全てに遅延させられ、第
j番目のバイブラインに対する遅延時間は共通間隔(C
TI)の」倍である。このようにして、適切な符号(位
を旧および振幅情報はIll関関数の第j番目の成分の
計算に適したY人力データと正確に一致して第j番目の
被乗数バイブライン回転器に達する。N個のサンプルの
データの蓄積によって、被乗数パイプラインの各々の出
力は適切な複素数出力信号C(j)を発生する。
例について一例を説明したが、本技術分野に専門知識を
有する者にとっては多くの変更および変形を行うことが
できることは明らかであろう。
されるものであり、ここに説明した好適実施例の説明に
よって制限されるものではない。
図から組み立てられるものであり、本発明の原理による
一対の複素数サンプルディジタルデータ用の現在の好適
なt0互相関器の構成図である。 10・・・相互相関装置、11・・・第1のC0RD
ICバイブライン順次回転手段、11−1・・・第1の
バイブライン手段の第1のステージ、11−2・・・第
2のステージ、11−n・・・第nのステージ、12・
・・第2の装置部分、14. 15. 16. 18・
・・C0RD I Cバイブライン回転手段、24・・
・MUX(マルチプレクサ)、22・・・インバータ手
段、32・・・遅延手段、34・・・2進割算手段、4
0・・・遅延手段、38・・・比較器、50・・・蓄積
器。
Claims (1)
- 【特許請求の範囲】 1、第1および第2の複素数ディジタルデータ信号を相
互相関させる装置であって、第1のパイプラインCOR
DIC回転手段を有し、前記第1の複素数データ信号の
別々の虚数部分および実数部分を受信し、独立部分を所
定の低減角度α回転させて入力信号の虚数部分の大きさ
を複数N個の連続ステージの各々においてゼロに向けて
漸次低減し、第1の複素数データ信号の絶対値に等しい
出力データを発生する乗数部と、各々が同様に複数N個
の連続ステージを有する複数M個の別のパイプラインC
ORDIC回転手段を有し、各々選択信号に応答して同
様な角度α回転させるように第2の複素数データ信号の
実数部分および虚数部分を変更し、1≦j≦(M−1)
である場合に、各j番目の回転手段における回転が前の
(j−1)番目の回転手段における全遅延よりも1共通
遅延間隔だけ大きく漸次遅延させられる被乗数部と、前
記回転手段の全てから前記変更された第2の複素数デー
タ信号を演算処理し、いつでも一時に両複素数信号の相
互相関に対応する1組のデータを発生する手段とを有す
る前記装置。 2、前記第1の回転手段における複数N個のステージの
各々は該ステージへの虚数部分のデータ入力の符号に従
って選択データビットによって選択された方法に各実数
および虚数入力データ部分を回転させ、各ステージはス
テージの虚数部分のデータ入力を監視して選択データビ
ットの状態を設定する複数N個の比較手段の1つを有す
る請求項1記載の装置。 3、前記第1の回転手段の各ステージに関連する前記比
較手段は前のステージからの虚数部分のデータ出力を受
信する請求項2記載の装置。 4、角度α_iは第i番目のステージ用の回転角度であ
り、ここで1≦i≦Nであり、α_i=90゜、i=2
、3、…Nの各々に対してn=i−2の場合α_i=t
an^−^1(2^−^n)゜である請求項1記載の装
置。 5、前記被乗数部は更に入力データ信号を1共通時間間
隔(CTI)だけ遅延させる複数(M−1)×N個の遅
延手段を有し、各遅延手段は前記別の回転手段の中の前
の第j番目の手段の関連する第i番目のステージ(ここ
で1≦i≦N)から選択信号を受信し、前記別の回転手
段の中の次の第(j+1)番目の手段の同じ第1番目の
ステージに遅延された選択信号を供給するようになって
おり、また前記被乗数部は各々が前記M個の別の回転手
段の各々の実数部分および虚数部分の出力の1つに関係
し、前記回転手段の出力を第1の複素数絶対値で処理し
てM個の遅延した相関器のデータ出力の対応する1つの
同じ部分を得る複数2M個の最終手段を有する請求項1
記載の装置。 6、前記複数の最終手段の各々は、前記関連する被乗数
部出力データおよび乗数部絶対値出力デテータの積に等
しいデータを得る手段と、該積データをN個の共通時間
間隔(CTI)だけ遅延させる手段と、該遅延した積デ
ータを積データから減算して第1の加算出力を得る第1
の加算手段と、該第1の加算手段およびその部分の相関
器データ出力を加算して第2の加算出力を得る第2の加
算手段と、該第2の加算出力を蓄積して、その部分の相
関器のデータ出力を得る手段とを有する請求項5記載の
装置。
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