JPH02148360A - 一対の複素数サンプル信号の相互相関装置 - Google Patents
一対の複素数サンプル信号の相互相関装置Info
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- JPH02148360A JPH02148360A JP1218775A JP21877589A JPH02148360A JP H02148360 A JPH02148360 A JP H02148360A JP 1218775 A JP1218775 A JP 1218775A JP 21877589 A JP21877589 A JP 21877589A JP H02148360 A JPH02148360 A JP H02148360A
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- 238000005314 correlation function Methods 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
本発明は、演算処理に関し、更に詳しくは、複数の座標
回転ディジタル計算機の複素数乗算器を利用して、一対
の複素数サンプル信号の相互相関を行う新規な手段に関
する。
回転ディジタル計算機の複素数乗算器を利用して、一対
の複素数サンプル信号の相互相関を行う新規な手段に関
する。
多くの形式の最新の電子装置には、比較的複雑な信号処
理関数が利用されている。このような関数の１つは、次
式で示すように８個のサンプル間隔で評価される２つの
複素数サンプル信号の相互相関関数である。
理関数が利用されている。このような関数の１つは、次
式で示すように８個のサンプル間隔で評価される２つの
複素数サンプル信号の相互相関関数である。
Ｃ（ｇ）−ΣＹ （ｇ）Ｘ” （ｇ十ｋ）ｋ−。
ここにおいて、Ｃ１ＸおよびＹはすべて独立した実数部
分および虚数部分を有する複素数ディジタルデータ信号
である。そして、８個のサンプル期間において第１の複
素数ディジタルデータ入力信号Ｘを第２のディジタルデ
ータ複素数信号Ｙと相互相関させて、複数Ｍ個の複素数
ディジタルデータ出力信号Ｃ（ｍ） 、 Ｃ（ｍ＋
１） 、 ・・−、Ｃ（ｍ十Ｍ−１）を発生するのに通
常非常に多くの乗算器および蓄積器を必要とする。ここ
において、Ｍは相関関数が評価される全遅延時間数であ
る。加、算器、シフトレジスタ等のような更に集積化可
能なビルディングブロックを利用した乗算機能を実現す
る回路で全ての乗算器を置き換えることが非常に望まれ
ている。
分および虚数部分を有する複素数ディジタルデータ信号
である。そして、８個のサンプル期間において第１の複
素数ディジタルデータ入力信号Ｘを第２のディジタルデ
ータ複素数信号Ｙと相互相関させて、複数Ｍ個の複素数
ディジタルデータ出力信号Ｃ（ｍ） 、 Ｃ（ｍ＋
１） 、 ・・−、Ｃ（ｍ十Ｍ−１）を発生するのに通
常非常に多くの乗算器および蓄積器を必要とする。ここ
において、Ｍは相関関数が評価される全遅延時間数であ
る。加、算器、シフトレジスタ等のような更に集積化可
能なビルディングブロックを利用した乗算機能を実現す
る回路で全ての乗算器を置き換えることが非常に望まれ
ている。
ＣＯＲＤＩＣ装置および技術を利用したいくつかの形式
の複索数乗算器については本発明の譲受人に譲渡され、
ここに参考のため全体として取り入れられている１９８
８年５月３１日に出願された同時係属米国特許出願節２
００，４９１号に説明され請求されている。特に、相互
相関装置が単一の半導体回路チップに完全に集積化する
ことができるようなＣ０ＲＤ Ｉ Ｃ４ｉ素数回転装置
を利用した複素数相互相関装置を提供することが非常に
望まれている。ＣＯＲＤＩＣシステムはいくつかの連続
した回転の和として表される角度θだけ回転することが
でき、各回転は次式で示すように特別な組の角度αの１
つだけ行われる。
の複索数乗算器については本発明の譲受人に譲渡され、
ここに参考のため全体として取り入れられている１９８
８年５月３１日に出願された同時係属米国特許出願節２
００，４９１号に説明され請求されている。特に、相互
相関装置が単一の半導体回路チップに完全に集積化する
ことができるようなＣ０ＲＤ Ｉ Ｃ４ｉ素数回転装置
を利用した複素数相互相関装置を提供することが非常に
望まれている。ＣＯＲＤＩＣシステムはいくつかの連続
した回転の和として表される角度θだけ回転することが
でき、各回転は次式で示すように特別な組の角度αの１
つだけ行われる。
θ−Σξ５ Ｃ１
ここにおいて、ξ１−＋１または−１である。最初の角
度αｉ−９０°が定められると、次の角度α（Ｎ回転の
最大に対する）は次式で与えられる。
度αｉ−９０°が定められると、次の角度α（Ｎ回転の
最大に対する）は次式で与えられる。
ａｎ＋２ ＝ ｊａｎ （２） 、ｎ−０，１，２，
−、Ｎ−２全角度は複数ｎ個の角度αｉの全てを使用し
て順次近似され、角度θの更に細かい各近似は直交座標
結果Ｘ およびｙｎｉｌを発生腰これは次にｎ＋１ 示す一対の式によって次に最も粗い近似用の一対のＸ
およびｙ 直交座標値に関連している。
−、Ｎ−２全角度は複数ｎ個の角度αｉの全てを使用し
て順次近似され、角度θの更に細かい各近似は直交座標
結果Ｘ およびｙｎｉｌを発生腰これは次にｎ＋１ 示す一対の式によって次に最も粗い近似用の一対のＸ
およびｙ 直交座標値に関連している。
ｎ
Ｘｎ＋１−Ｋ（θ１）（Ｘｏ＋ξＩｙｏ／２ ）ｙｏ＋
ｌ−Ｋ （θｉ）０／、−ξＩＸｎ／２ ）、ここにお
いて、Ｋ（θＩ）はＣＯＳ （θ）に等しい基準化係
数である。２−ｎの係数の各々は実際には２で割る動作
をｎ回行うことであり、２進数の場合にはｎ回の動作の
各々に対する１ビツトのシフトによって行われるもので
あるので、複素数乗算は基準化係数Ｋ（θＩ）の乗算（
必要な場合）を除いて、１組のインバータ、マルチプレ
クサ、レジスタおよび加算器をもって実行される。この
技術は１対の複素数ディジタル信号用の相互相関器に適
用される好ましいものである。
ｌ−Ｋ （θｉ）０／、−ξＩＸｎ／２ ）、ここにお
いて、Ｋ（θＩ）はＣＯＳ （θ）に等しい基準化係
数である。２−ｎの係数の各々は実際には２で割る動作
をｎ回行うことであり、２進数の場合にはｎ回の動作の
各々に対する１ビツトのシフトによって行われるもので
あるので、複素数乗算は基準化係数Ｋ（θＩ）の乗算（
必要な場合）を除いて、１組のインバータ、マルチプレ
クサ、レジスタおよび加算器をもって実行される。この
技術は１対の複素数ディジタル信号用の相互相関器に適
用される好ましいものである。
発明の概要
本発明によれば、２つの複素数サンプルディジタルデー
タ信号ＸおよびＹの相互相関用の現在の好ましい装置の
１つは、角度θ−ξ１ α番 （ここで、ξ直−＋１ま
たは−１、αｉ−９０°およびｎ＝０．１，２，３．−
１Ｎ −２１：対しテα。＋２− ｔａｎ−’ （２□
ｎ））の和によって順次直交座標形式で（例えば、ＸＲ
ｏおよびＸｌ評して）表される第１ （Ｘ）の複素数サ
ンプル信号の実数および虚数データ部分の各々を回転さ
せ、この回転動作をＸｌｆｆ１がほぼゼロなり、はぼゼ
ロの位相角度に達するまで行う乗算器のないパイプライ
ン順次形式の第１のＮステージのＣ０ＲＤ Ｉ Ｃ回転
手段を使用している。第１のパイプライン回転手段の各
第１番目のステージの符号ξは前のステージからのデー
タの虚数部分Ｑ′の符号によって決定される。
タ信号ＸおよびＹの相互相関用の現在の好ましい装置の
１つは、角度θ−ξ１ α番 （ここで、ξ直−＋１ま
たは−１、αｉ−９０°およびｎ＝０．１，２，３．−
１Ｎ −２１：対しテα。＋２− ｔａｎ−’ （２□
ｎ））の和によって順次直交座標形式で（例えば、ＸＲ
ｏおよびＸｌ評して）表される第１ （Ｘ）の複素数サ
ンプル信号の実数および虚数データ部分の各々を回転さ
せ、この回転動作をＸｌｆｆ１がほぼゼロなり、はぼゼ
ロの位相角度に達するまで行う乗算器のないパイプライ
ン順次形式の第１のＮステージのＣ０ＲＤ Ｉ Ｃ回転
手段を使用している。第１のパイプライン回転手段の各
第１番目のステージの符号ξは前のステージからのデー
タの虚数部分Ｑ′の符号によって決定される。
また、この第１のパイプラインの各第１番目のステージ
（１≦ｉ≦Ｎ）からのＱ＋ ’信号の符号を利用して、
複数Ｍ個の別のＣＯＲＤＩＣバイブライン回転手段の各
同じように位置付けられている第１番目のステージにお
ける回転の符号を決定する。Ｍは遅延（Ｚ−’）の全体
の数であり、各々は相互相関関数が評価される同様な数
のクロックサイクルに対応する。そして、他の慢素歇サ
ンプルデータ信号Ｙは第１のバイブラインにおける位相
角度回転に反対の位相角度だけ回転させられ、Ｍ間隔期
間の各第ｊ番目のものに対する正しい位相回転を供給す
る。第１のＣ０ＲＤ Ｉ Ｃパイプライン回転装置の振
幅出力だけでなく符号情報は全ての他のパイプライン回
転器に対して遅らせられ、（第ｊ番目のステージに対す
る）遅延は本質的に、利用される共通の時間間隔のｊ倍
に等しい。そして、適切な位相符号および振幅情報は相
互相関関数の第ｊ番目の成分の計算用に必要なＹ入力デ
ータに正確に一致する第ｊ番目のパイプライン回転装置
に達する。完全な第Ｍ番目の間隔の相互相関積の実数お
よび虚数部分は各々Ｙバイブライン回転手段の各々の関
連する複素数出力に第１のバイブラインの大きさの信号
出力ＩＸＩを掛けることによって得られる。それから、
Ｎ個のサンプルはＭ個の異なるＣＯＲＤＩＣのパイプラ
イン回転手段の各々の出力において加算され、第ｊ番目
の回転装置の出力に第」番目の複素数ディジタルデータ
出力サンプルＣ（ｊ）の適当な対の実数部分および虚数
部分を出力する。
（１≦ｉ≦Ｎ）からのＱ＋ ’信号の符号を利用して、
複数Ｍ個の別のＣＯＲＤＩＣバイブライン回転手段の各
同じように位置付けられている第１番目のステージにお
ける回転の符号を決定する。Ｍは遅延（Ｚ−’）の全体
の数であり、各々は相互相関関数が評価される同様な数
のクロックサイクルに対応する。そして、他の慢素歇サ
ンプルデータ信号Ｙは第１のバイブラインにおける位相
角度回転に反対の位相角度だけ回転させられ、Ｍ間隔期
間の各第ｊ番目のものに対する正しい位相回転を供給す
る。第１のＣ０ＲＤ Ｉ Ｃパイプライン回転装置の振
幅出力だけでなく符号情報は全ての他のパイプライン回
転器に対して遅らせられ、（第ｊ番目のステージに対す
る）遅延は本質的に、利用される共通の時間間隔のｊ倍
に等しい。そして、適切な位相符号および振幅情報は相
互相関関数の第ｊ番目の成分の計算用に必要なＹ入力デ
ータに正確に一致する第ｊ番目のパイプライン回転装置
に達する。完全な第Ｍ番目の間隔の相互相関積の実数お
よび虚数部分は各々Ｙバイブライン回転手段の各々の関
連する複素数出力に第１のバイブラインの大きさの信号
出力ＩＸＩを掛けることによって得られる。それから、
Ｎ個のサンプルはＭ個の異なるＣＯＲＤＩＣのパイプラ
イン回転手段の各々の出力において加算され、第ｊ番目
の回転装置の出力に第」番目の複素数ディジタルデータ
出力サンプルＣ（ｊ）の適当な対の実数部分および虚数
部分を出力する。
従って、本発明の目的は、一対のサンプルされた複素数
ディジタルデータ信号の新規な相互相関装置を提供する
ことにある。
ディジタルデータ信号の新規な相互相関装置を提供する
ことにある。
本発明のこのおよび他の目的は添付図面に関連した次の
詳細な説明を閲読することにより明らかになるであろう
。
詳細な説明を閲読することにより明らかになるであろう
。
発明の詳細な説明
図を参照すると、現在の好適な相互相関装置１０は、第
１のＣ０ＲＤ Ｉ Ｃパイプライン順次回転手段１１を
利用している。この回転手段１１は直交座標形式で第１
の（または乗数類）複素数サンプル信号Ｘ（例えば、第
１の人力１１ａに虚数データ部ｘ１ｔよび第２の入力１
１ｂに実数データ部分ＸＲｏを有する）のディジタルデ
ータを受信し、出力ｌｉｅに乗数類絶対値ＩＸＩを出力
する。第２の（または彼乗数項）複素数サンプルディジ
タルデータ信号Ｙは、第２の装置部分１２の第１の人力
１２ａに虚数部分Ｙ１１１ｔｈよび第２の入力１２ｂに
実数部分ＹＲ８を有する。第２の装置部分１２は複数Ｍ
個のＣ０ＲＤ Ｉ Ｃパイプライン（順次）回転手段１
４，１５，１６．・・・、１８．・・・から構成されて
いる。Ｍは評価しようとする遅延（Ｚ−’）間隔の全体
の数である。各回転手段はＮ個の連続した部分から構成
されている。被乗数パイプライン手段の数（Ｍ）は評価
しようとする遅延間隔の全体の数によって設定される。
１のＣ０ＲＤ Ｉ Ｃパイプライン順次回転手段１１を
利用している。この回転手段１１は直交座標形式で第１
の（または乗数類）複素数サンプル信号Ｘ（例えば、第
１の人力１１ａに虚数データ部ｘ１ｔよび第２の入力１
１ｂに実数データ部分ＸＲｏを有する）のディジタルデ
ータを受信し、出力ｌｉｅに乗数類絶対値ＩＸＩを出力
する。第２の（または彼乗数項）複素数サンプルディジ
タルデータ信号Ｙは、第２の装置部分１２の第１の人力
１２ａに虚数部分Ｙ１１１ｔｈよび第２の入力１２ｂに
実数部分ＹＲ８を有する。第２の装置部分１２は複数Ｍ
個のＣ０ＲＤ Ｉ Ｃパイプライン（順次）回転手段１
４，１５，１６．・・・、１８．・・・から構成されて
いる。Ｍは評価しようとする遅延（Ｚ−’）間隔の全体
の数である。各回転手段はＮ個の連続した部分から構成
されている。被乗数パイプライン手段の数（Ｍ）は評価
しようとする遅延間隔の全体の数によって設定される。
そして、相関器１０は（Ｍ＋１）個のパイプラインＣＯ
ＲＤＩＣ乗算器１１，１４，１５．１６．・・・、１８
．・・・を有し、各々はＮ個のステージから構成され、
相関器ＮＸ（Ｍ＋１）に矩形に配列されている。
ＲＤＩＣ乗算器１１，１４，１５．１６．・・・、１８
．・・・を有し、各々はＮ個のステージから構成され、
相関器ＮＸ（Ｍ＋１）に矩形に配列されている。
Ｍ＋１個のパイプラインの各々の第１のステージの全て
は類似しているものである。図示のように、第１のパイ
プライン手段の第１のステージ１１−１は乗数Ｘのディ
ジタルデータ信号の虚数部分を受信する第１の入力信号
１ｌ−１ａおよび乗数のディジタルデータ信号の実数部
分を受信する第２の入力１ｌ−１ｂを有する。入力１ｌ
−１ａに現れるデータビットの２進状態は第１のデータ
インバータ（−１）手段２２ａによって反転され、入力
１ｌ−１ｂのデータビットの２進状態は第２のデータイ
ンバータ２２ｂによって反転される。
は類似しているものである。図示のように、第１のパイ
プライン手段の第１のステージ１１−１は乗数Ｘのディ
ジタルデータ信号の虚数部分を受信する第１の入力信号
１ｌ−１ａおよび乗数のディジタルデータ信号の実数部
分を受信する第２の入力１ｌ−１ｂを有する。入力１ｌ
−１ａに現れるデータビットの２進状態は第１のデータ
インバータ（−１）手段２２ａによって反転され、入力
１ｌ−１ｂのデータビットの２進状態は第２のデータイ
ンバータ２２ｂによって反転される。
虚数部分の入力データピットはマルチプレクサ（ＭＵＸ
）手段２４−１の第１の入力２４−１ａに供給され、反
転された虚数部分データビットはその第２の入力２４−
１ｂに供給される。ＭＵＸ手段の出力２４−１ｃ（この
出力からステージＱの出力１１−ＩＱが取り出される）
は、選択入力２４−１ｓに現れる２進論理信号の状態に
よってＭＵＸ２４−’１を介して入力２４−１ａまたは
２４−１ｂの一方に接続される。同様にして、実数部分
の乗数Ｘのデータビットは第２のＭＵＸ手段２４−２の
第１の入力２４−２ａに供給され、第２の入力２４−２
ｂは反転された実数部分のデータビットを受信する。ス
テージ１１−１１の出力が取り出される出力２４−２ｃ
の接続は選択人力２４−２ｓの２進デイジタルデータビ
ツトの状態に応じて選択される。両選択人力２４−Ｉｓ
および２４−２ｓは第１のステージの選択Ｓ端子１ｌ−
Ｉｓおよび第２の選択Ｓ′端子１ｌ−１ｓ’の並列接続
された点に並列に接続されている。部分１２のＭ個のＣ
ｏＲＤＩＣ乗算器の各々の第１のステージ１４−１．１
５−１．１６−１．・・・、１８−１．・・・は部分１
１の第１のステージ１１−１に本質的に同じである。乗
算器のＭＵＸ手段２４の出力は±９０°の回転を完成す
るために交換され、回転の符号は端子１ｌ−ＩＱ’の虚
数入力信号の符号によって決定される。
）手段２４−１の第１の入力２４−１ａに供給され、反
転された虚数部分データビットはその第２の入力２４−
１ｂに供給される。ＭＵＸ手段の出力２４−１ｃ（この
出力からステージＱの出力１１−ＩＱが取り出される）
は、選択入力２４−１ｓに現れる２進論理信号の状態に
よってＭＵＸ２４−’１を介して入力２４−１ａまたは
２４−１ｂの一方に接続される。同様にして、実数部分
の乗数Ｘのデータビットは第２のＭＵＸ手段２４−２の
第１の入力２４−２ａに供給され、第２の入力２４−２
ｂは反転された実数部分のデータビットを受信する。ス
テージ１１−１１の出力が取り出される出力２４−２ｃ
の接続は選択人力２４−２ｓの２進デイジタルデータビ
ツトの状態に応じて選択される。両選択人力２４−Ｉｓ
および２４−２ｓは第１のステージの選択Ｓ端子１ｌ−
Ｉｓおよび第２の選択Ｓ′端子１ｌ−１ｓ’の並列接続
された点に並列に接続されている。部分１２のＭ個のＣ
ｏＲＤＩＣ乗算器の各々の第１のステージ１４−１．１
５−１．１６−１．・・・、１８−１．・・・は部分１
１の第１のステージ１１−１に本質的に同じである。乗
算器のＭＵＸ手段２４の出力は±９０°の回転を完成す
るために交換され、回転の符号は端子１ｌ−ＩＱ’の虚
数入力信号の符号によって決定される。
乗数パイプライン手段１１の残りの（Ｎ−１）ステージ
は本質的に同じセルで構成きれている。
は本質的に同じセルで構成きれている。
第２のステージ１１−２は典型的なりルである。
図示のように、ステージ１１−２は第１の入力１１−２
８に（第１のステージの出力１１−ＩＱから）虚数部分
Ｑデータおよび第２の入力１ｌ−２ｂ１；（出力１１−
１１から）実数部分Ｉデータを受信する。各パイプライ
ンステージ１１−１． １１−２．・・・、１１−ｎに
おけるデータは前のステージのデータから１共通サイク
ル間隔だけ遅らされる。この遅延は記号ｚ−１で示され
、関連する１つの遅延手段３２−１または３２−２で発
生する。
８に（第１のステージの出力１１−ＩＱから）虚数部分
Ｑデータおよび第２の入力１ｌ−２ｂ１；（出力１１−
１１から）実数部分Ｉデータを受信する。各パイプライ
ンステージ１１−１． １１−２．・・・、１１−ｎに
おけるデータは前のステージのデータから１共通サイク
ル間隔だけ遅らされる。この遅延は記号ｚ−１で示され
、関連する１つの遅延手段３２−１または３２−２で発
生する。
実際の回路においては、遅延は各パイプラインステージ
の前後に位置付けられている一対のトランスペアレント
なデータラッチによって行われ、オーバーラツプしない
２つの位相クロック信号で動作する。虚数部分Ｑ′デー
タはステージＱ′の出力１ｌ−２Ｑ’において（ａ−ｉ
−２およびｉが左端のパイプライン端部から右方向に計
数してバイブラインのそのステージの（２とＮの間の）
数である場合に２進データを２ａの係数で割る）２進割
算手段３４−１の入力および第１の加算手段３６−１の
第１の入力３６−１ａに供給される。
の前後に位置付けられている一対のトランスペアレント
なデータラッチによって行われ、オーバーラツプしない
２つの位相クロック信号で動作する。虚数部分Ｑ′デー
タはステージＱ′の出力１ｌ−２Ｑ’において（ａ−ｉ
−２およびｉが左端のパイプライン端部から右方向に計
数してバイブラインのそのステージの（２とＮの間の）
数である場合に２進データを２ａの係数で割る）２進割
算手段３４−１の入力および第１の加算手段３６−１の
第１の入力３６−１ａに供給される。
同様にして、遅延した実数部Ｆデータは手段３２−２の
出力から第２の２ａ割算手段３４−２の入力および第２
の加算手段３６−２の第１の入力３６−２ａに供給され
る。割算器３４はデータビットをａビットだけ右方向に
シフトするどのような手段（例えば、ａステージのワイ
ヤドシフト）であってもよい。バイブラインのこの第２
のステージ１１−２においては、ａ−０であり、実際の
シフトはない。シフト手段３４−１または３４−２の出
力からのシフトされたデータビットはそれぞれデータイ
ンバータ手段３７−１または３７−２の入力およびマル
チプレクサＭＵＸ手段３９−１または３９−２の「真の
」入力３９−１８または３９−２ａに供給される。イン
バータ手段３７−１または３７−２の出力は関連するＭ
ＵＸ手段３９−１または３９−２の関連する「反転され
た」データ人力３９−１ｂまたは３９−２ｂに供給され
る。両ＭＵＸ手段の選択人力３９−Ｉｓおよび３９−２
ｓは（ステージの端子ＳおよびＳ′間に接続されている
）ステージ貫通選択バス１１−２５に接続され、１ｌ−
２ｓバス上の第１または第２の論理信号ピット状態の受
信に応答してＭＵＸ手段の出力３９−１ｃまたは３９−
２ｃに対する「真の」または「反転された」データの選
択を行う。ＭＵＸ手段の出力は交差接続され、ＭＵＸ手
段の虚数部分出力３９−１ｃは実数部分加算手段３６−
２の第２の入力３６−２ｂに接続され、ＭＵＸ手段の実
数部分出力３９−２ｓは虚数部分加算手段３６−１の第
２の人力３６−１ｂに接続されている。データが２の補
数形式で供給される場合には、インバータ手段３７は「
反転される」データがバスの状態によって選択される場
合加算手段３６に対するキャリ信号を伴うとットワイズ
（ｂｉｔ−ｗｉｓｅ）インバータであってもよい。本技
術分野で知られているピットインバータ、半加算器など
を使用した他の手段を使用することもできる。
出力から第２の２ａ割算手段３４−２の入力および第２
の加算手段３６−２の第１の入力３６−２ａに供給され
る。割算器３４はデータビットをａビットだけ右方向に
シフトするどのような手段（例えば、ａステージのワイ
ヤドシフト）であってもよい。バイブラインのこの第２
のステージ１１−２においては、ａ−０であり、実際の
シフトはない。シフト手段３４−１または３４−２の出
力からのシフトされたデータビットはそれぞれデータイ
ンバータ手段３７−１または３７−２の入力およびマル
チプレクサＭＵＸ手段３９−１または３９−２の「真の
」入力３９−１８または３９−２ａに供給される。イン
バータ手段３７−１または３７−２の出力は関連するＭ
ＵＸ手段３９−１または３９−２の関連する「反転され
た」データ人力３９−１ｂまたは３９−２ｂに供給され
る。両ＭＵＸ手段の選択人力３９−Ｉｓおよび３９−２
ｓは（ステージの端子ＳおよびＳ′間に接続されている
）ステージ貫通選択バス１１−２５に接続され、１ｌ−
２ｓバス上の第１または第２の論理信号ピット状態の受
信に応答してＭＵＸ手段の出力３９−１ｃまたは３９−
２ｃに対する「真の」または「反転された」データの選
択を行う。ＭＵＸ手段の出力は交差接続され、ＭＵＸ手
段の虚数部分出力３９−１ｃは実数部分加算手段３６−
２の第２の入力３６−２ｂに接続され、ＭＵＸ手段の実
数部分出力３９−２ｓは虚数部分加算手段３６−１の第
２の人力３６−１ｂに接続されている。データが２の補
数形式で供給される場合には、インバータ手段３７は「
反転される」データがバスの状態によって選択される場
合加算手段３６に対するキャリ信号を伴うとットワイズ
（ｂｉｔ−ｗｉｓｅ）インバータであってもよい。本技
術分野で知られているピットインバータ、半加算器など
を使用した他の手段を使用することもできる。
第１の加算手段３６−１の出力はステージの虚数部分デ
ータ出力１１−２Ｑであり、第２の加算手段３６−２の
゛出力はステージの実数部分データ出力１１−２１であ
る。第１のパイプライン回転手段１１の残りの（Ｎ−２
）ステージ１１−３．・・・１１−１．・・・、１１−
ｎの各々はシフト値がａ−ｉ−２であることを除いて第
２のステージ１１−２と同じである。同様にして、部分
１２のＭ個のパイプライン回転手段の（Ｎ−１）ステー
ジの各々は（シフト値ａを除いて）同じである。そして
、第１の回転手段１４は（Ｎ−１）ステージ１４−２．
１４−３．・・・、２−１．・・・、１４−ｎを存し、
第２の回転手段１５は（Ｎ−１）ステージ１５−２．
１５−３． ・”、 １５−ｉ、 −＝、 １５−
ｎを有し、第ｊ番目の回転手段１８は（Ｎ−１）ステー
ジ１ｇ＝２、１８−３，・・・、１ｇ−１，１８−〇を
有し、以下同じである。
ータ出力１１−２Ｑであり、第２の加算手段３６−２の
゛出力はステージの実数部分データ出力１１−２１であ
る。第１のパイプライン回転手段１１の残りの（Ｎ−２
）ステージ１１−３．・・・１１−１．・・・、１１−
ｎの各々はシフト値がａ−ｉ−２であることを除いて第
２のステージ１１−２と同じである。同様にして、部分
１２のＭ個のパイプライン回転手段の（Ｎ−１）ステー
ジの各々は（シフト値ａを除いて）同じである。そして
、第１の回転手段１４は（Ｎ−１）ステージ１４−２．
１４−３．・・・、２−１．・・・、１４−ｎを存し、
第２の回転手段１５は（Ｎ−１）ステージ１５−２．
１５−３． ・”、 １５−ｉ、 −＝、 １５−
ｎを有し、第ｊ番目の回転手段１８は（Ｎ−１）ステー
ジ１ｇ＝２、１８−３，・・・、１ｇ−１，１８−〇を
有し、以下同じである。
（Ｍ＋１）個のパイプライン回転器に加えて、各々は同
様な第１のステージおよび（Ｎ−１）の連続した同様な
ステージを有し、また相互相関器１０はＮ個の比較手段
３８ををする。各比較器は入力がそのステージの虚数部
分Ｑデータ入力に接続されている。第１の比較手段３８
−１は入力が端子１ｌ−ＩＱ’を介して第１のステージ
の虚数部分人力１ｌ−１ａに接続されている。各比較手
段は出力が第１のパイプライン回転手段１１の関連する
ステージの選択Ｓ入力１ｌ−１ｓに接続されている。ま
た第１番目の比較手段３８−１の出力は被乗数部分１２
の第１のバイブライン回転手段１４の関連する第１番目
のステージ１４−１の選択Ｓ人力に接続されている。そ
して、第１の比較器３８−１は人力１ｌ−１ａにおいて
第１のパイプラインステージの端子１ｌ−ＩＱ’から入
力を受信し、出力データピットを選択端子１ｌ−ＩＳお
よび１４−１ｓに供給する。第２の比較器３８−２は第
２のステージの虚数部分データ端子１１−２ Ｑ’から
入力を受信し、出力データピットを選択端子１ｌ−２ｓ
および１４−２ｓに供給し、以下同様にして、第１番目
の比較器３８−ｔはステージ１１−１のＱ′虚虚数部分
デーム人力１ｌ１Ｑ′から入力を受信し、出力データピ
ットを並列接続された選択端子１ｌ−１ｓおよび１４−
１Ｓに供給し、゛最後に、第ｎ番目の比較器３Ｂ−〇は
第ｎ番目のステージのＱ′データビット１１−〇Ｑ′か
ら人力を受信し、出力を並列接続された選択端子１ｌ−
ｎｓおよびｌ４−ｎｓに供給する。
様な第１のステージおよび（Ｎ−１）の連続した同様な
ステージを有し、また相互相関器１０はＮ個の比較手段
３８ををする。各比較器は入力がそのステージの虚数部
分Ｑデータ入力に接続されている。第１の比較手段３８
−１は入力が端子１ｌ−ＩＱ’を介して第１のステージ
の虚数部分人力１ｌ−１ａに接続されている。各比較手
段は出力が第１のパイプライン回転手段１１の関連する
ステージの選択Ｓ入力１ｌ−１ｓに接続されている。ま
た第１番目の比較手段３８−１の出力は被乗数部分１２
の第１のバイブライン回転手段１４の関連する第１番目
のステージ１４−１の選択Ｓ人力に接続されている。そ
して、第１の比較器３８−１は人力１ｌ−１ａにおいて
第１のパイプラインステージの端子１ｌ−ＩＱ’から入
力を受信し、出力データピットを選択端子１ｌ−ＩＳお
よび１４−１ｓに供給する。第２の比較器３８−２は第
２のステージの虚数部分データ端子１１−２ Ｑ’から
入力を受信し、出力データピットを選択端子１ｌ−２ｓ
および１４−２ｓに供給し、以下同様にして、第１番目
の比較器３８−ｔはステージ１１−１のＱ′虚虚数部分
デーム人力１ｌ１Ｑ′から入力を受信し、出力データピ
ットを並列接続された選択端子１ｌ−１ｓおよび１４−
１Ｓに供給し、゛最後に、第ｎ番目の比較器３Ｂ−〇は
第ｎ番目のステージのＱ′データビット１１−〇Ｑ′か
ら人力を受信し、出力を並列接続された選択端子１ｌ−
ｎｓおよびｌ４−ｎｓに供給する。
また、相互相関器１０は複数ＮＸ（Ｍ−１）個の遅延手
段４０を有し、各々は入力データを１共通間隔（ＣＴＩ
）だけ遅延させる。遅延手段４０の１つは部分１２の第
１の（Ｍ−１）個の回転手段の各々の第１番目のステー
ジのサンプルバスと次の回転手段の同じ第１番目のステ
ージとの間に設けられている。そして、Ｎ個の遅延手段
４〇−１１があり、各々は入力が第１の回転手段１４の
関連する第１番目のステージの選択バスに接続され、出
力は第２の回転手段１５の第１番口のステ−ジの選択バ
スに接続されている。他のＮ個の遅延ステージ４Ｏ−ｉ
２の各々は第２の回転手段１５の第ｉ番目のステージと
第３の回転手段１６の同じ第ｉ番目のステージとの間に
接続され、また第３番目の回転手段１６から第４番目の
回転手段１４に対して別のＮ個の遅延手段があり、以下
同様である。そして、被乗数の第１の回転器の第１のス
テージ１４−１のバス出力、Ｓ′は遅延ステージ４０−
１１の入力に接続され、これは出力が第２の回転手段の
第１のステージの選択人力１５−１５に接続され、その
ステージの出力Ｓ′は遅延手段４０−１２の入力に接続
され、その出力は第３のバイブラインの第１のステージ
の選択人力１６−１５に接続され、以下同様である。同
様にして、第１の被乗数回転器の第２のステージ１４−
２の選択端子Ｓ′は他の遅延ステージ４０−２１の入力
に接続され、その出力は第２の被乗数回転器の第２のス
テージの選択バス１５−２ｓに接続され、これは次の遅
延ステージ４０−２２の入力に接続され、その出力は第
３のパイプラインの第２のステージの選択バス１６−２
ｓに接続され、これは次の遅延ステージの入力に接続さ
れる等である。第ｊ番目の被乗数回転器１８は第１のス
テージ１８−１を有し、選択入力１ｇ−Ｉｓは出力デー
タを遅延手段４０−１ （ｊ−１）から受信し、そのデ
ータは全体で（ｊ−１）の遅延間隔だけ遅延されている
。また、そのバイブライン回転器の第２のステージ１８
−２は他の遅延手段４Ｏ−２（ｊ−１）の出力を受信し
、第ｊ番目のパイプラインの第ｉ番目のステージ１８−
１は遅延手段４Ｏ−ｉ（ｊ−１）の出力から選択信号を
受信する等である。
段４０を有し、各々は入力データを１共通間隔（ＣＴＩ
）だけ遅延させる。遅延手段４０の１つは部分１２の第
１の（Ｍ−１）個の回転手段の各々の第１番目のステー
ジのサンプルバスと次の回転手段の同じ第１番目のステ
ージとの間に設けられている。そして、Ｎ個の遅延手段
４〇−１１があり、各々は入力が第１の回転手段１４の
関連する第１番目のステージの選択バスに接続され、出
力は第２の回転手段１５の第１番口のステ−ジの選択バ
スに接続されている。他のＮ個の遅延ステージ４Ｏ−ｉ
２の各々は第２の回転手段１５の第ｉ番目のステージと
第３の回転手段１６の同じ第ｉ番目のステージとの間に
接続され、また第３番目の回転手段１６から第４番目の
回転手段１４に対して別のＮ個の遅延手段があり、以下
同様である。そして、被乗数の第１の回転器の第１のス
テージ１４−１のバス出力、Ｓ′は遅延ステージ４０−
１１の入力に接続され、これは出力が第２の回転手段の
第１のステージの選択人力１５−１５に接続され、その
ステージの出力Ｓ′は遅延手段４０−１２の入力に接続
され、その出力は第３のバイブラインの第１のステージ
の選択人力１６−１５に接続され、以下同様である。同
様にして、第１の被乗数回転器の第２のステージ１４−
２の選択端子Ｓ′は他の遅延ステージ４０−２１の入力
に接続され、その出力は第２の被乗数回転器の第２のス
テージの選択バス１５−２ｓに接続され、これは次の遅
延ステージ４０−２２の入力に接続され、その出力は第
３のパイプラインの第２のステージの選択バス１６−２
ｓに接続され、これは次の遅延ステージの入力に接続さ
れる等である。第ｊ番目の被乗数回転器１８は第１のス
テージ１８−１を有し、選択入力１ｇ−Ｉｓは出力デー
タを遅延手段４０−１ （ｊ−１）から受信し、そのデ
ータは全体で（ｊ−１）の遅延間隔だけ遅延されている
。また、そのバイブライン回転器の第２のステージ１８
−２は他の遅延手段４Ｏ−２（ｊ−１）の出力を受信し
、第ｊ番目のパイプラインの第ｉ番目のステージ１８−
１は遅延手段４Ｏ−ｉ（ｊ−１）の出力から選択信号を
受信する等である。
部分１２の被乗数バイブラインの各々には一対の実数部
分および虚数部分データ出力ｌ４−ｎｌ／ｌ４−ｎＱ、
ｌ５−ｎｌ／ｌ５−ｎＱ、１６−ｎ Ｉ／ １６−ｎＱ
、 −、１Ｂ−ｎ Ｉ／ １ Ｂ−ｎＱ。
分および虚数部分データ出力ｌ４−ｎｌ／ｌ４−ｎＱ、
ｌ５−ｎｌ／ｌ５−ｎＱ、１６−ｎ Ｉ／ １６−ｎＱ
、 −、１Ｂ−ｎ Ｉ／ １ Ｂ−ｎＱ。
・・・等が関連している。被乗数バイブラインからの１
／Ｑ対の信号の各々はＭ個の最終部分１４−ｐ。
／Ｑ対の信号の各々はＭ個の最終部分１４−ｐ。
１５−ｐ、・・・、１８−ｐ、・・・の関連する１つで
同じように処理される。そして、第１の被乗数バイブラ
インの虚数部分データ出力ｌ４−ｎＱは乗算手段４２−
１ａの一方の入力に接続されている。
同じように処理される。そして、第１の被乗数バイブラ
インの虚数部分データ出力ｌ４−ｎＱは乗算手段４２−
１ａの一方の入力に接続されている。
この乗算手段は第１の回転器バイブライン出力１１Ｃか
ら被乗数部分人力１２ｃを介して第２の人力に乗数実数
部の絶対値ＩＸＩデータを受信する。
ら被乗数部分人力１２ｃを介して第２の人力に乗数実数
部の絶対値ＩＸＩデータを受信する。
乗算器４２の各々は所望により本技術分野で周知のよう
に適当なシフトレジスタ／加算器によって構成すること
ができる。各乗算手段４２（例えば、手段４２−１ａ）
の出力のデータ積はＮ個の共通間隔の遅延のために関連
するブロック遅延手段４４ （例えば、手段４４−１８
）の入力に供給される。また、乗算器のデータ出力は直
接節１の加算手段４６（例えば、手段４６−１ａ）の第
１の加算入力に供給される。この第１の加算手段４６は
第２の加算入力に関連するブロック遅延手段４４（例え
ば、手段４４−１ａ）の出力から反転されたブロック遅
延データを受信する。手段４６からの出力和データは第
２の加算手段４８（例えば、手段４８−１ａ）の第１の
加算人力に供給され、この第２の加算手段４８の第２の
加算入力には関連する相関器出力（例えば、出力Ｃｏ（
０））からデータが供給される。第２の加算手段４８の
出力はクロック駆動式蓄積器手段５０（例えば、手段５
Ｏ−１ａ）の人力に供給され、この蓄積手段５０の出力
から関連する相関器出力が取り出されている。
に適当なシフトレジスタ／加算器によって構成すること
ができる。各乗算手段４２（例えば、手段４２−１ａ）
の出力のデータ積はＮ個の共通間隔の遅延のために関連
するブロック遅延手段４４ （例えば、手段４４−１８
）の入力に供給される。また、乗算器のデータ出力は直
接節１の加算手段４６（例えば、手段４６−１ａ）の第
１の加算入力に供給される。この第１の加算手段４６は
第２の加算入力に関連するブロック遅延手段４４（例え
ば、手段４４−１ａ）の出力から反転されたブロック遅
延データを受信する。手段４６からの出力和データは第
２の加算手段４８（例えば、手段４８−１ａ）の第１の
加算人力に供給され、この第２の加算手段４８の第２の
加算入力には関連する相関器出力（例えば、出力Ｃｏ（
０））からデータが供給される。第２の加算手段４８の
出力はクロック駆動式蓄積器手段５０（例えば、手段５
Ｏ−１ａ）の人力に供給され、この蓄積手段５０の出力
から関連する相関器出力が取り出されている。
動作においては、複素数入力信号ＸデータはＣ０ＲＤ
Ｉ Ｃ回転器バイブライン１１を駆動する。
Ｉ Ｃ回転器バイブライン１１を駆動する。
各バイブラインステージにおける回転（そのステージの
選択バス上のデータビットによって決定される）は前の
ステージからの入力である虚数部分データ（即ち、Ｑデ
ータ）の符号によって決定される。即ち、ξｉ −５Ｇ
Ｎ （Ｑ、、）であり、ξｉは第ｉ番目のステージの回
転の符号であり、ξ１は入力１１ａの虚数部分Ｘ１ｍデ
ータの極性によって与えられる。そして、相関器１０は
データを処理し、第１の回転器１１が第１の入力信号の
絶対値の大きさＩＸＩである実数部分出力（すなわち、
１部分出力）を発生するように角度を低減する。更に、
第１のＣ０ＲＤＩ Ｃバイブライン回転学段１１の各ス
テージからのＱ入力信号の７１号は被乗数部分１２の全
ての連続するＣ０ＲＤ Ｉ Ｃバイブライン回転手段の
各ステージにおける符号を決定し、第１のＣ０ＲＤ Ｉ
Ｃ手段がほぼゼロ角度に達するように乗数Ｘ複素数デ
ィジタルデータを回転させる角度Ｑに対して同じ位相角
だけ被乗数部分複素数データ入力信号Ｙを回転させる。
選択バス上のデータビットによって決定される）は前の
ステージからの入力である虚数部分データ（即ち、Ｑデ
ータ）の符号によって決定される。即ち、ξｉ −５Ｇ
Ｎ （Ｑ、、）であり、ξｉは第ｉ番目のステージの回
転の符号であり、ξ１は入力１１ａの虚数部分Ｘ１ｍデ
ータの極性によって与えられる。そして、相関器１０は
データを処理し、第１の回転器１１が第１の入力信号の
絶対値の大きさＩＸＩである実数部分出力（すなわち、
１部分出力）を発生するように角度を低減する。更に、
第１のＣ０ＲＤＩ Ｃバイブライン回転学段１１の各ス
テージからのＱ入力信号の７１号は被乗数部分１２の全
ての連続するＣ０ＲＤ Ｉ Ｃバイブライン回転手段の
各ステージにおける符号を決定し、第１のＣ０ＲＤ Ｉ
Ｃ手段がほぼゼロ角度に達するように乗数Ｘ複素数デ
ィジタルデータを回転させる角度Ｑに対して同じ位相角
だけ被乗数部分複素数データ入力信号Ｙを回転させる。
２つのバイブライン構造間の符号ビットを保存すること
によって、他の乗算器（ここでは乗算器１１）がその人
力データをゼロ角度まで回転させて出力に実数データの
大きさのみを発生し、Ｑ出力（例えば、出力１ｌ−ｎＱ
）はほぼゼロの大きさとなる場合、２つの複素数データ
入力の位相の差に等しい位相まで被乗数バイブラインが
それらの出力データを回転させる。そして、これは各サ
ンプリング間隔に対する入力対の複素数ディジタルデー
タ信号の位ｔ１１に対して有効な複素数共役乗算器であ
る。複素数相関は各被乗数部分パイプライン回転器の両
復素数データの流れに第１のＣＯＲＤＩＣパイプライン
手段１１からの信号出力の大きさを掛けることによって
完成する。第１のＣＯＲＤＩＣバイブライン１１の符号
情報および大きさ出力はバイブライン回転器１４，１５
，１６．・・・１８、・・・の全てに遅延させられ、第
ｊ番目のバイブラインに対する遅延時間は共通間隔（Ｃ
ＴＩ）の」倍である。このようにして、適切な符号（位
を旧および振幅情報はＩｌｌ関関数の第ｊ番目の成分の
計算に適したＹ人力データと正確に一致して第ｊ番目の
被乗数バイブライン回転器に達する。Ｎ個のサンプルの
データの蓄積によって、被乗数パイプラインの各々の出
力は適切な複素数出力信号Ｃ（ｊ）を発生する。
によって、他の乗算器（ここでは乗算器１１）がその人
力データをゼロ角度まで回転させて出力に実数データの
大きさのみを発生し、Ｑ出力（例えば、出力１ｌ−ｎＱ
）はほぼゼロの大きさとなる場合、２つの複素数データ
入力の位相の差に等しい位相まで被乗数バイブラインが
それらの出力データを回転させる。そして、これは各サ
ンプリング間隔に対する入力対の複素数ディジタルデー
タ信号の位ｔ１１に対して有効な複素数共役乗算器であ
る。複素数相関は各被乗数部分パイプライン回転器の両
復素数データの流れに第１のＣＯＲＤＩＣパイプライン
手段１１からの信号出力の大きさを掛けることによって
完成する。第１のＣＯＲＤＩＣバイブライン１１の符号
情報および大きさ出力はバイブライン回転器１４，１５
，１６．・・・１８、・・・の全てに遅延させられ、第
ｊ番目のバイブラインに対する遅延時間は共通間隔（Ｃ
ＴＩ）の」倍である。このようにして、適切な符号（位
を旧および振幅情報はＩｌｌ関関数の第ｊ番目の成分の
計算に適したＹ人力データと正確に一致して第ｊ番目の
被乗数バイブライン回転器に達する。Ｎ個のサンプルの
データの蓄積によって、被乗数パイプラインの各々の出
力は適切な複素数出力信号Ｃ（ｊ）を発生する。
新規な複索数Ｃ０ＲＤ Ｉ Ｃ相関器の現在好適な実施
例について一例を説明したが、本技術分野に専門知識を
有する者にとっては多くの変更および変形を行うことが
できることは明らかであろう。
例について一例を説明したが、本技術分野に専門知識を
有する者にとっては多くの変更および変形を行うことが
できることは明らかであろう。
従って、我々の意図は特許請求の範囲によってのみ制限
されるものであり、ここに説明した好適実施例の説明に
よって制限されるものではない。
されるものであり、ここに説明した好適実施例の説明に
よって制限されるものではない。
第１図は、左側の図面第１ａ図および右側の図面第１ｂ
図から組み立てられるものであり、本発明の原理による
一対の複素数サンプルディジタルデータ用の現在の好適
なｔ０互相関器の構成図である。 １０・・・相互相関装置、１１・・・第１のＣ０ＲＤ
ＩＣバイブライン順次回転手段、１１−１・・・第１の
バイブライン手段の第１のステージ、１１−２・・・第
２のステージ、１１−ｎ・・・第ｎのステージ、１２・
・・第２の装置部分、１４． １５． １６． １８・
・・Ｃ０ＲＤ Ｉ Ｃバイブライン回転手段、２４・・
・ＭＵＸ（マルチプレクサ）、２２・・・インバータ手
段、３２・・・遅延手段、３４・・・２進割算手段、４
０・・・遅延手段、３８・・・比較器、５０・・・蓄積
器。
図から組み立てられるものであり、本発明の原理による
一対の複素数サンプルディジタルデータ用の現在の好適
なｔ０互相関器の構成図である。 １０・・・相互相関装置、１１・・・第１のＣ０ＲＤ
ＩＣバイブライン順次回転手段、１１−１・・・第１の
バイブライン手段の第１のステージ、１１−２・・・第
２のステージ、１１−ｎ・・・第ｎのステージ、１２・
・・第２の装置部分、１４． １５． １６． １８・
・・Ｃ０ＲＤ Ｉ Ｃバイブライン回転手段、２４・・
・ＭＵＸ（マルチプレクサ）、２２・・・インバータ手
段、３２・・・遅延手段、３４・・・２進割算手段、４
０・・・遅延手段、３８・・・比較器、５０・・・蓄積
器。
Claims (1)
- 【特許請求の範囲】 １、第１および第２の複素数ディジタルデータ信号を相
互相関させる装置であって、第１のパイプラインＣＯＲ
ＤＩＣ回転手段を有し、前記第１の複素数データ信号の
別々の虚数部分および実数部分を受信し、独立部分を所
定の低減角度α回転させて入力信号の虚数部分の大きさ
を複数Ｎ個の連続ステージの各々においてゼロに向けて
漸次低減し、第１の複素数データ信号の絶対値に等しい
出力データを発生する乗数部と、各々が同様に複数Ｎ個
の連続ステージを有する複数Ｍ個の別のパイプラインＣ
ＯＲＤＩＣ回転手段を有し、各々選択信号に応答して同
様な角度α回転させるように第２の複素数データ信号の
実数部分および虚数部分を変更し、１≦ｊ≦（Ｍ−１）
である場合に、各ｊ番目の回転手段における回転が前の
（ｊ−１）番目の回転手段における全遅延よりも１共通
遅延間隔だけ大きく漸次遅延させられる被乗数部と、前
記回転手段の全てから前記変更された第２の複素数デー
タ信号を演算処理し、いつでも一時に両複素数信号の相
互相関に対応する１組のデータを発生する手段とを有す
る前記装置。 ２、前記第１の回転手段における複数Ｎ個のステージの
各々は該ステージへの虚数部分のデータ入力の符号に従
って選択データビットによって選択された方法に各実数
および虚数入力データ部分を回転させ、各ステージはス
テージの虚数部分のデータ入力を監視して選択データビ
ットの状態を設定する複数Ｎ個の比較手段の１つを有す
る請求項１記載の装置。 ３、前記第１の回転手段の各ステージに関連する前記比
較手段は前のステージからの虚数部分のデータ出力を受
信する請求項２記載の装置。 ４、角度α＿ｉは第ｉ番目のステージ用の回転角度であ
り、ここで１≦ｉ≦Ｎであり、α＿ｉ＝９０゜、ｉ＝２
、３、…Ｎの各々に対してｎ＝ｉ−２の場合α＿ｉ＝ｔ
ａｎ＾−＾１（２＾−＾ｎ）゜である請求項１記載の装
置。 ５、前記被乗数部は更に入力データ信号を１共通時間間
隔（ＣＴＩ）だけ遅延させる複数（Ｍ−１）×Ｎ個の遅
延手段を有し、各遅延手段は前記別の回転手段の中の前
の第ｊ番目の手段の関連する第ｉ番目のステージ（ここ
で１≦ｉ≦Ｎ）から選択信号を受信し、前記別の回転手
段の中の次の第（ｊ＋１）番目の手段の同じ第１番目の
ステージに遅延された選択信号を供給するようになって
おり、また前記被乗数部は各々が前記Ｍ個の別の回転手
段の各々の実数部分および虚数部分の出力の１つに関係
し、前記回転手段の出力を第１の複素数絶対値で処理し
てＭ個の遅延した相関器のデータ出力の対応する１つの
同じ部分を得る複数２Ｍ個の最終手段を有する請求項１
記載の装置。 ６、前記複数の最終手段の各々は、前記関連する被乗数
部出力データおよび乗数部絶対値出力デテータの積に等
しいデータを得る手段と、該積データをＮ個の共通時間
間隔（ＣＴＩ）だけ遅延させる手段と、該遅延した積デ
ータを積データから減算して第１の加算出力を得る第１
の加算手段と、該第１の加算手段およびその部分の相関
器データ出力を加算して第２の加算出力を得る第２の加
算手段と、該第２の加算出力を蓄積して、その部分の相
関器のデータ出力を得る手段とを有する請求項５記載の
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/274,473 US4937775A (en) | 1988-11-21 | 1988-11-21 | Apparatus for the cross-correlation of a pair of complex sampled signals |
| US274,473 | 1988-11-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02148360A true JPH02148360A (ja) | 1990-06-07 |
| JPH0642246B2 JPH0642246B2 (ja) | 1994-06-01 |
Family
ID=23048347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1218775A Expired - Lifetime JPH0642246B2 (ja) | 1988-11-21 | 1989-08-28 | 一対の複素数サンプル信号の相互相関装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4937775A (ja) |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007297092A (ja) * | 2006-04-28 | 2007-11-15 | Yoshino Kogyosho Co Ltd | 二液用吐出器 |
| US7344213B2 (en) | 2003-01-21 | 2008-03-18 | Riso Kagaku Corporation | Method and system for calculating ink residue and ink container |
| US7407266B2 (en) | 2003-02-24 | 2008-08-05 | Riso Kagaku Corporation | Ink container and ink container loading structure |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4983970A (en) * | 1990-03-28 | 1991-01-08 | General Electric Company | Method and apparatus for digital phased array imaging |
| US5551433A (en) * | 1994-08-05 | 1996-09-03 | Acuson Corporation | Method and apparatus for a geometric aberration transform in an adaptive focusing ultrasound beamformer system |
| US5570691A (en) * | 1994-08-05 | 1996-11-05 | Acuson Corporation | Method and apparatus for real-time, concurrent adaptive focusing in an ultrasound beamformer imaging system |
| DE69736549T2 (de) * | 1996-02-29 | 2007-08-23 | Acuson Corp., Mountain View | System, verfahren und wandler zum ausrichten mehrerer ultraschallbilder |
| US5876345A (en) * | 1997-02-27 | 1999-03-02 | Acuson Corporation | Ultrasonic catheter, system and method for two dimensional imaging or three-dimensional reconstruction |
| US6045508A (en) * | 1997-02-27 | 2000-04-04 | Acuson Corporation | Ultrasonic probe, system and method for two-dimensional imaging or three-dimensional reconstruction |
| US6148313A (en) * | 1997-04-09 | 2000-11-14 | Ge Capital Spacenet Services, Inc. | Correlator method and apparatus |
| US6233642B1 (en) * | 1999-01-14 | 2001-05-15 | International Business Machines Corporation | Method of wiring a 64-bit rotator to minimize area and maximize performance |
| US6601078B1 (en) * | 2000-01-27 | 2003-07-29 | Lucent Technologies Inc. | Time-efficient real-time correlator |
| WO2002021323A2 (en) * | 2000-09-08 | 2002-03-14 | Avaz Networks | Hardware function generator support in a dsp |
| US7740583B2 (en) * | 2004-06-30 | 2010-06-22 | General Electric Company | Time delay estimation method and system for use in ultrasound imaging |
| EP2541431A1 (en) | 2005-10-07 | 2013-01-02 | Altera Corporation | Data input for systolic array processors |
| US8275078B2 (en) * | 2006-06-28 | 2012-09-25 | St-Ericsson Sa | Method and apparatus for signal detection |
| US7889782B2 (en) * | 2007-02-23 | 2011-02-15 | Freescale Semiconductor, Inc. | Joint de-spreading and frequency correction using a correlator |
| WO2009045218A1 (en) | 2007-10-04 | 2009-04-09 | Donovan John J | A video surveillance, storage, and alerting system having network management, hierarchical data storage, video tip processing, and vehicle plate analysis |
| US8013738B2 (en) | 2007-10-04 | 2011-09-06 | Kd Secure, Llc | Hierarchical storage manager (HSM) for intelligent storage of large volumes of data |
| US10664277B2 (en) | 2017-09-29 | 2020-05-26 | Intel Corporation | Systems, apparatuses and methods for dual complex by complex conjugate multiply of signed words |
| US10802826B2 (en) | 2017-09-29 | 2020-10-13 | Intel Corporation | Apparatus and method for performing dual signed and unsigned multiplication of packed data elements |
| US10534838B2 (en) | 2017-09-29 | 2020-01-14 | Intel Corporation | Bit matrix multiplication |
| US11256504B2 (en) | 2017-09-29 | 2022-02-22 | Intel Corporation | Apparatus and method for complex by complex conjugate multiplication |
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| US10552154B2 (en) * | 2017-09-29 | 2020-02-04 | Intel Corporation | Apparatus and method for multiplication and accumulation of complex and real packed data elements |
| US10514924B2 (en) | 2017-09-29 | 2019-12-24 | Intel Corporation | Apparatus and method for performing dual signed and unsigned multiplication of packed data elements |
| US10795677B2 (en) | 2017-09-29 | 2020-10-06 | Intel Corporation | Systems, apparatuses, and methods for multiplication, negation, and accumulation of vector packed signed values |
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| US11074073B2 (en) | 2017-09-29 | 2021-07-27 | Intel Corporation | Apparatus and method for multiply, add/subtract, and accumulate of packed data elements |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4025772A (en) * | 1974-03-13 | 1977-05-24 | James Nickolas Constant | Digital convolver matched filter and correlator |
| US4231102A (en) * | 1978-12-21 | 1980-10-28 | Raytheon Company | Cordic FFT processor |
| US4378469A (en) * | 1981-05-26 | 1983-03-29 | Motorola Inc. | Human voice analyzing apparatus |
| GB8628397D0 (en) * | 1986-11-27 | 1986-12-31 | Secr Defence | Digital correlator/structurator |
| US4835689A (en) * | 1987-09-21 | 1989-05-30 | General Electric Company | Adaptive coherent energy beam formation using phase conjugation |
-
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- 1988-11-21 US US07/274,473 patent/US4937775A/en not_active Expired - Fee Related
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7344213B2 (en) | 2003-01-21 | 2008-03-18 | Riso Kagaku Corporation | Method and system for calculating ink residue and ink container |
| US7407266B2 (en) | 2003-02-24 | 2008-08-05 | Riso Kagaku Corporation | Ink container and ink container loading structure |
| JP2007297092A (ja) * | 2006-04-28 | 2007-11-15 | Yoshino Kogyosho Co Ltd | 二液用吐出器 |
Also Published As
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