KR920005239B1

KR920005239B1 - 복소 샘플 신호쌍의 상호 상관 처리 장치

Info

Publication number: KR920005239B1
Application number: KR1019890014561A
Authority: KR
Inventors: 어어니스트 엔젤러 윌리암; 오도넬 마튜
Original assignee: 제네럴 일렉트릭 컴패니; 아더 엠. 킹
Priority date: 1988-11-21
Filing date: 1989-10-10
Publication date: 1992-06-29
Also published as: EP0370603A3; DE68925618D1; EP0370603B1; EP0370603A2; JPH02148360A; JPH0642246B2; US4937775A; KR900008397A; DE68925618T2; IL91189A0

Abstract

내용 없음.

Description

복소 샘플 신호쌍의 상호 상관 처리 장치

제1도는 좌측도면 제1a도와 우측도면 제1b도로 구성되며, 본 발명의 일실시예에로써 복소 샘플된 디지탈신호쌍의 상호 상관 장치의 개략도.

* 도면의 주요부분에 대한 부호의 설명

11, 14, 15, 16, 18 : CORDIC 파이프라인 로테이터 수단

22a, 22b, 37-1, 37-2 : 인버터

24-1, 24-2, 39-1, 39-2 : 멀티플렉서

32-1, 32-2 : 지연수단 34-1, 34-2 : 제산수단

36-1, 36-2 : 가산기 38-1, 38-2 : 비교기

50 : 어큐뮤레이터

본 발명은 산술 처리에 관한 것으로, 특히 복소 샘플 신호쌍의 상호 상관을 수행하기 위하여 다수의 좌표회전 디지탈 컴퓨터 복소 승산기를 사용한 상호 상관 처리 장치에 관한 것이다.

여러가지 형태의 현대 전자 장비에서는 매우 복잡한 신호 처리 함수가 사용되고 있다. 이들 함수중의 하나는 2개의 복소 샘플 신호에 대한 상호 상관 함수이며, S개의 샘플 시간에 대하여 다음과 같이 주어진다.

여기에서,

,

는 모두 독립 실수부 및 허수부를 갖는 복소 디지탈 데이타 신호들이다. 따라서, 다수의 승산기 및 누산기는 S개의 샘플링 주기에 대해 다수(M)의 복소 디지탈 데이타 출력신호(

(m),

(m+1),…,

(m+M-1))를 얻기 위하여 보통 1차 복소 디지탈 데이타 입력신호(

)를 2차 디지탈 데이타 복소신호(

)에 상호 상관시킬 필요가 있다. 이때 M은 상관 함수가 계산되는 시점에서의 전체 시간 지연수를나타낸다. 모든 승산기들은 가신기, 시프트 레지스터등 집적도가 좋은 건조 블록(building block)을 사용하여 승산 기능을 수행하는 회로로 교체하는 것이 강하게 요망되고 있다.

CORDIC 장치 및 기술을 사용하는 복소 승산기의 몇가지 형태에 대하여는 1988년 5윌 31일자 출원되고 본 발명의 양수인에게 양도된 미합중국 특허출원 제200,491호에서 설명 및 청구되고 있으며 이들에 대하여는 본 명세서에서 참고한다. 가능하다면 CORDIC 복소 로테이터를 사용하는 복소 상호 상관 장치, 예를들면 하나의 반도체 회로칩에 완전하게 집적될 수 있는 상호 상관 장치를 제공하는 것이 강하게 요망되고 있다. CORDIC 시스템은 각도 θ를 통한 회전이 다음식과 같이 각각 하나의 특정 각도(α) 세트를 통한 회전인 몇개의 연속 회전의 합으로 나타내어 질 수 있게한다.

여기에서 εi=+1 또는 -1이다, 만일 1차각이 α₁=90°로 정해지면 다음각(α)(최대 N 회전에 대하여)은 다음과 같이 주어진다.

α_n+2=tan^-1(2^-n), n=0,1,2,…N-2

따라서 전체 각도는 다수(

)의 각(α₁)의 모두를 사용하여 연속적으로 근사치로 되며, 각각의 미세한 근사각(θ)은 직각 좌표값(X_n+1,y_n+1)을 제공하고, 이는 다음 두 식으로 나타낸 바와같이 다음의 가장 조악한 근사치에 대한 한쌍의 X_n과 y_n의 직각 좌표치와 관계가 있다.

x_n+1=K(θi)(x_n+εi y_n/2ⁿ)

y_n+1=K(θi) (y_n-εi x_n/2ⁿ)

여기에서 K(θi)는 C0S θ와 동일한 눈금계수이다. 각각의 2_n ⁿ계수는 사실상

회 시행되는 "2에 의한 제산 동작(division-by-two operation)"을 나타내고 2진수에 대하여

회 발생의 각각에 대한 1비트 시프트에 의하여 제공되므로, 복소 승산은(필요할 경우) 눈금계수(K(θi)) 승산을 제외하고 인버터, 밀티플렉서, 레지스터 및 가산기의 세트로써 수행된다. 한쌍의 복소 디지탈 신호를 위하여 상호 상관장치에 적용하고자하는 것은 바로 이 기술이다.

본 발명에 따르면, 2개의 복소 샘플 디지탈 데이타 신호(

,

)의 상호 상관을 위한 한가지 제기된 장치에서는 1차(

) 복소 샘플 신호의 실수 및 허수 데이타부 각각을 회전시키기 위한 것이고, X_1m이 거의 O이고 제로위상각이 실질적으로 달성될때까지 각(θ=ε₁α₁)(여기에서 ε₁=+1 또는 -1,α₁=90°, α_n+2=tan^-1(2^-n)(n=0, 1, 2, 3,…N-2))의 합을 통하여 직각형태(말하자면, X_Re,X_lm)로 연속 표시되며, 승산기가 제거된 파이프라인 연속형태의 1차 N 스테이지 CORDIC 로데이터 수단을 사용하고, 1차 파이프라인 로테이터수단에서 각각의 i번째 스테이지의 부호(ε)는 이전 스테이지로부터의 데이타의 허수부(Q') 부호에 의하여 결정된다.

상기 1차 파이프라인의 각 i번째 스테이지로부터의 신호(Q_i'(1≤i≤N)의 부호는 또한 다수(M)의 추가CORDlC 파이프라인 로테이터 수단의 각각 동일위치의 i번째 스테이지에서 회전 부호 결정에 사용되며, 여기에서 M은 동수의 클럭 주기에 각각 대응하는 지연시간(Z^-1)의 총수이고, 여기에서 상호 상관 함수가 계산된다. 다른 복소 샘플 데이타 신호(Y)는 1차 파이프라인 위상각 회전에 반대되는 방향의 위상각으로 회전되며, M 기간중 각각의 j번째 구간에 대하여 보정 위상 회전을 제공한다. 1차 CORDIC 파이프라인 로테이터의 크기 출력 및 부호 정보는 모든 다른 파이프라인 로테이터에 대해 시간 지연되는데, 이 시간지연(j번째 스테이지에 대해)은 현재 사용중에 있는 공통시간 간격의 j배와 본질적으로 같다. 따라서, 적절한 위상 부호 및 진폭 정보는 상호 상관 함수의 j번째 성분 계산에 필요한

입력 데이타에 따라 j번째 파이프라인 로테이터에서 정확히 도달한다. 완전한 M번째 간격 상호 상관 승산의 실수 및 허수부는

의 파이프라인 로테이터 수단 각각의 관련된 복소 출력을 1차 파이프라인 크기 신호 출력 │X │에 승산함으로써 각각 얻어질 수 있다. 그 다음 N개의 샘플은 M개의 다른 CORDIC 파이프라인 로테이터 수단 각각의 출력에서 가산되며, j번째 로테이터 출력에서 j번째 복소 디지탈 데이타 출력 샘플(

(j))의 실수부 및 허수부의 적절한 쌍을 게공한다.

따라서, 본 발명의 목적은 한쌍의 샘플된 복소 디지탈 데이타 신호의 상호 상관 처리를 위한 새로운 장치를 제공하는데 있다.

본 발명의 상기 목적 및 다른 목적들은 도면을 참조한 이하의 상세한 설명에서 명확해질 것이다.

도면에 있어서, 제기된 상호 상관 처리 장치(10)는 출력(11c)에서 승수 항 절대치(│X │ )를 제공하기 위하여 1차(또는 승수 항) 복소 샘플 신호(

)의 디지탈 데이타를 직각 형태(1차 입력(11a)에서 허수 데이타부(X_lm), 2차 입력(11b)에서 실수 데이타부(X_Re)를 가짐)로 수신하는 1차 CORDIC 파이프라인 연속 로테이터 수단(11)을 이용한다. 2차(또는 피승수항) 복소 샘플 디지탈 데이타 신호(

)는 다수(M)의 CORDIC 파이프라인(연속) 로테이터 수단(14, 15, 16, …, 18, …)로 구성된 2차 장치부(12)의 1차 입력(12a)에서 허수부(Y_lm)가, 2차 입력(12b)에서 실수부(Y_Re)가 제공되며, M은 계산이 일어나는 지연시간(Z^-1) 간격의 총수이다. 각각의 로데이터 수단은 N개의 연속부로 구성되며, 피승수 파이프라인 수단의 수(M)는 계산이 이루어지는 시간 지연 간격의 총수에 의하여 설정된다. 따라서 상관 장치(10)는 각각 N개의 단계로 이루어지는 M+1개의 파이프라인 CORDIC 승산기(11, 14, 15, 16,… ,18 ,…)를 구비하며, 상관 장치는 직각 N_x(M+1) 배열로 분할될 수 있다.

각각의 M+1 파이프 라인의 1차 스테이지는 모두 유사하다. 도시원 바와같이, 1차 파이프라인 수단의 1차 스테이지(11-1)는 승수(

)의 디지탈 데이타 신호의 허수부를 수신하는 1차 입력(11-la)과 승수의 디지탈 데이타 신호의 실수부를 수신하는 2차 입력(11-1b)을 갖는다. 이때 입력(11-la)에 존재하는 데이타비트의 2진 상태는 1차 데이타 인버터(-1) 수단(22a)에 의하여 반전되고, 입력(11-1b)에 존재하는 데이타 비트의 2진 상태는 2차 데이타 인버터(22b)에 의하여 반전된다. 허수부 입력 데이타 비트는 멀티플렉서(MUX) 수단(24-1)의 1차 입력(22-1a)에 공급되고, 반전된 허수부 데이타 비트는 그의 2차 입력(24-1b)에 공급된다.(Q 스테이지의 출력(11-1Q)을 취하는) MUX 수단 출력(24-1c)은 이때 선택 입력(24-1s)에 존재하는 2진 논리신호의 상태에 의존하여 MUX(24-1)에 의해 입력중의 하나(24-1a 또는 24-1b)애 연결된다. 유사하게, 실수부의 승수(

데이타 비트는 2차 MUX 수단(24-2)의 1차 입력(24-2a)에 공급되고 2차 입력(24-2b)은 반전된 실수부 데이타 비트를 수신한다. 스테이지(11-1I)의 출력을 취하는 출력(24-2c)의 연결은 선택 입력(24-2s)에 존재하는 2진 디지탈 데이타 비트의 상태에 응하여 선택된다. 선택 입력(24-1s, 24-2s)은 병렬 연결된 1차 스테이지 선택(s) 단자(11-1s)와 2차 선택(s') 단자(11-1s')세트에 병렬 연결된다. 부분(12)의 M CORDIC 승산기 각각의 1차 스테이지(14-1, 15-1, 16-1, …, 18-1, …)는 본질적으로 부분(11)의 1차 스테이지(11-1)와 유사하다. 멀티플렉서(MUX) 수단(24)의 출력은 ±90° 회전을 완성하도록 교체되며, 이로써 회전 부호는 단자(11-1Q')에서 입력 허수 신호의 부호에 의해 결정된다.

승산기 파이프라인 수단(11)의 나머지(N-1) 스테이지는 본질적으로 유사한 셀들로 구성된다. 2차 스테이지(11-2)는 대표적인 셀이다. 도시된 바와같이, 스테이지(11-2)는 1차 입력 (11-2a)에서 허수부 Q 데이타를(1차 단계 출력(11-1Q)으로부터) 수신하고 2차 입력(11-2b)에서 실수부 I 데이타를 (출력 11-li으로부터) 수신한다. 각각의 파이프라인 스테이지(11-1, 11-2, …, 11-n)에서의 데이타는 이전 스테이지에서의 데이타로부터 1공통주기 시간만큼 지연된다. 이 지연은 기호 Z^-1으로 표시하였으며, 지연수단중의 관련된 수단(32-1 또는 32-2)에서 발생한다. 실제의 회로 수행에 있어서, 지연은 각각의 파이프라인 스테이지 전후에 위치되는 한쌍의 투명 데이타 래치에 의해 제공될 수 있으며, 중첩되지 않은 2상 클럭 신호에 의해 동작된다. 허수부(Q') 데이타는 단계 Q' 출력(11-2Q')에서 2진 제산 수단(34-1)(이 제산 수단은 2진데이타를 2^a에 의해 제산하는데 이때 a=i-2, i는 좌측 파이프라인 끝으로부터 우측으로 계수하여 파이프라인의 해당 단계를 나타내는 2∼n의 수이다.)의 입력 및 1차 가산기 수단(36-1)의 1차 입력(36-1^a)에 제공된다. 유사하게, 지연된 실수부 I' 데이타는 수단(32-2)의 출력으로부터 2차 2^a제산(divide-by-2^a) 수단(34-2)의 입력 및 2차 가산기 수단(36-2)의 1차 입력(36-2a)에 제공된다. 제산기(34)는 데이타 비트를 우측으로

비트만큼 시프트할 수 있는 어떠한 수단(예를들면

스테이지의 결선 시프트)도 가능하며, 파이프라인의 상기 2차 스테이지(11-2)에 있어서는 a=0이고 유효 시프트는 없다.

각각의 시프트 수단(34-1 또는 34-2)의 출력으로부터의 시프트된 데이타 비트들은 각각의 데이타 인버터 수단(37-1 또는 37-2)의 입력 및 멀티플렉서(MUX) 수단(39-1 또는 39-2)의 "진리" 입력(39-1a 또는 39-2a)에 각각 공급된다. 각각의 인버터 수단(37-1 또는 37-2)의 출력은 관련된 MUX 수단(39-1 또는39-2)의 관련된 "반전" 데이타 입력(39-1b 또는 39-2b)에 인가된다. 양 MUX 수단의 선택 입력(39-1s, 39-2s)은(스테이지 단자 s와 s'사이에 접속된) 쓰루-스테이지 선택버스(11-2s)에 연결되며, 버스(11-2s)상에 1차 또는 2차 논리 신호 비트상태의 수신에 응하여 MUX 수단 출력(39-1c 또는 39-2c)에 대해 각각 "진리" 또는 "반전" 데이타의 선택을 행하게 한다. MUX 수단의 출력은 상호 접속되며. 허수부의 MUX 수단 출력(39-1c)은 실수부 가산 수단(36-2)의 2차 입력(36-2b)에 연결되고, 실수부의 MUX수단 출력(39-2c)은 허수부 가산 수단(36-1)의 2차 입력(36-1b)에 연결된다. 만일 데이타가 2보상 포맷으로 제공되면 인버터 수단(37)은 비트 방식 인버터를 사용하며, 이때 반전된 데이타는 버스의 상태에 따라 각각의 가산기 수단(36)으로의 캐리 인(carry-in) 신호에 의해 선택된다. 비트 인버터, 반가산기등 기술에 알려진 다른 수단들을 사용할 수도 있다. 1차 가산기 수단(36-1)의 출력은 허수부 데이타 출력(11-2Q)이고 2차 가산기 수단(36-2)의 출력은 스테이지의 실수부 데이타 출력(11-2I)이다. 1차 파이프라인 로테이터 수단(11)의 나머지(N-2) 스테이지(11-3, …, 11-i, …, 11-n)의 각각은 시프트 값

=i-2를 제외하면 2차 스테이지(11-2)와 동일하다.

유사하게, 부분(12)의 M 파이프라인 로테이터 수단의 N-1 스테이지 각각은(시프트 값

를 제외하면)동일하고, 따라서 1차 로테이터 수단(14)은 N-1 스테이지(14-2, 14-3, …, 14-i, …, 14-n)를 가지며 ,2차로테이터 수단(15)은 N-1 스테이지(15-2, 15-3, …, 15-i, …, 15-n)를 가지며, j차 로테이터 수단(18)은 N-1 스테이지(18-2, 18-3, …, 18-i, …, 18-n)를 가지는 등으로 스테이지를 갖는다.

유사한 1차 스테이지 및 N-1개의 유사한 연속 추가 스테이지를 각각 포함하는 M+1개의 파이프라인 로테이터 이외에 상호 상관 장치(10)는 또한 N개의 비교기 수단(38)을 구비한다. 각각의 비교기는 그 스테이지의 허수부 Q 데이타 입력에 연결된 입력을 갖는다. 1차 비교기 수단(38-1)은 단자(11-1Q')를 통하여 허수부 1차 스테이지 입력(11-1a)에 연결된 입력을 갖는다. 각각의 비교기 수단은 1차 파이프라인 로테이터 수단(11)에서 관련된 스테이지의 선택(s) 입력(11-is)에 연결된 출력을 갖는다. i차 비교기 수단(38-i)의 출력은 피승수부(12)의 1차 파이프라인 로테이터 수단(14)에서 관련된 i차 스테이지(14-i)의 선택(s)입력에 또한 접속된다. 따라서 1차 비교기(38-1)는 입력(11-1a)에서 1차 파이프라인 스테이지 단자(11-1Q')로부터 그 입력을 수신하고 그 출력 데이타 비트를 셀렉터 단자(11-1s, 14-1s)에 제공한다. 2차 비교기(38-2)는 2차 스테이지의 허수부 데이타 단자(11-2Q')로부터 그 입력을 수신하고 그 출력 데이타 비트를 셀렉터 단자(11-2s, 14-2s)에 제공한다. 마찬가지로 i차 비교기(38-i)는 스테이지(11-i)의 Q' 허수부데이타 입력(11-iQ')로부터 그 입력을 수신하고 그 출력 데이타 비트를 병렬 접속된 셀렉터 단자(11-is, 14-is)에 제공하며, n차 비교기(38-n)는 n차 스테이지 Q'데이타 비트(11-nQ')로부터 그 입력을 수신하고 그 출력을 병렬 접속된 셀렉터 단자(11-ns, 14-ns)에 제공한다,

상호 상관 장치(10)는 다수(N_x(M-1))의 지연 수단(40)을 구비하는데 이들 각각은 입력된 데이타를 1공통 시간(CTI)만큼 지연시킨다. 지연 수단(40)중의 하나는 부분(12)의 1차(M-1) 로테이터 수단 각각에서 i차 스테이지 각각의 샘플 버스와 다음 로테이터 수단의 동일한 i차 스테이지 사이에 위치된다.

따라서, N개의 지연 수단(40-i1)이 있게 되며, 이들 각각의 입력은 1차 로테이터 수단(14)중 관련된 i차 수단의 선택 버스에 연결되고, 출력은 2차 로데이터 수단(15)중 i차 스테이지의 선택버스에 연결된다. 다른 N개의 지연 스테이지(40-i2) 각각은 2차 로테이터 수단(15)의 i차 스테이지와 3차 로테이터 수단(16)의 1차 스테이지 사이에 접속되며, 마찬가지로 3차 로테이터 수단(16)으로부터 4차 로테이터 수단(17)으로 등, 추가적인 N개의 지연 스테이지들이 있다. 따라서, 피승수 1차 로테이터 1차 스테이지(14-1) 버스 출력(s')은 지연 스테이지(40-11)의 입력에 연결되고 지연 스테이지(40-11)의 출력은 2차 로테이터 1차 스테이지의 선택 입력(15-1s)에 연결되며, 그 스테이지의 출력(s')은 지연 수단(40-12)의 입력에 연결되고, 지연 수단(40-12)의 출력은 3차 파이프라인의 1차 스테이지의 선택 입력(16-1s)에 연결되는 등으로연결된다. 유사하게, 1차 피승수 로테이터 2차 스테이지(14-2)의 선택 단자(s')는 다른 지연 스테이지(40-21)의 입력에 연결되고 지연 스테이지(40-21)의 출력은 2차 피승수 로데이터 2차 스테이지 선택 버스(15-2s)에 연결되며 선택 버스(15-2s)는 다음 지연 스테이지(40-212)의 입력에 연결되고, 지연 스테이지(40-22)의 출력은 3차 파이프라인 2차 스테이지 선택 버스(16-2s)에 연결되며, 선택 버스(16-2s)는 다시 다음 지연 스테이지의 입력에 연결되는 등으로 연결된다.

따라서 j차 피승수 로테이터(18)는 선택 입력(18-1s)이 지연 수단(40-1(j-1)으로부터 전체적으로 j-1지연 시간만큼 지연되어 있는 출력 데이타를 수신하는 1차 스테이지(18-1)를 가지며, 한편, 그 파이프라인 로테이터의 2차 스테이지(18-2)는 다른 지연 수단(40-2(j-1))의 출력을 수신하고, j차 파이프라인의 i차스테이지(18-i)는 지연 수단(40-i(j-1))의 출력으로부터 선택 신호를 수신하는 등이다.

부분(12)의 피승수 파이프라인 각각에는 실수부 및 허수부 데이타 출력쌍(14-nI/14-nQ, 15-nI/15-nQ, 16-nI/16-nQ,…,18-nI/18-nQ)등이 결합된다. 피승수 파이프라인으로부터의 I/Q 쌍의 신호 각각은 M개의 최종 섹션(14-p, 15-p, …, 18-p, …)중 관련 섹션으로 같은 방식으로 진행한다. 따라서, 1차 피승수 파이프라인 허수부 데이타 출력(14-nQ)은 승산기 수단(42-1a)의 한 입력에 연결되고, 승산기 수단(42-1a)은 제2입력에서 1차 로테이터 파이프라인 출력(11c)으로부터 피승수 섹션 입력(12c)을 거쳐 승수실수부 절대치(｜X｜) 데이타를 수신한다. 각각의 승산기(42)는, 필요할 경우, 기술에서 잘 알려진 바와같이, 적절한 시프트-레지스터/가산기에 의하여 제공될 수 있다. 각각의 승산기 수단(42)(예를들면 수단 42-1a)의 출력에서의 데이타 산물은 관련 지연 수단(44)(예를들면, 수단 44-1a)의 입력에 제공되어 N공통 시간 동안 지연된다. 승산기의 출력 데이타는 또한 1차 가산기 수단(46)(예를들면, 수단 46-1a)의 1차 가산 입력에 직접 제공되며, 상기 가산기 수단(46)은 그 2차 가산 입력에서 관련된 지연 수단(44)(예를들면 44-1a)의 출력으로부터 부의 지연 데이타를 수신한다. 수단(46)으로부터의 합산 출력 데이타는 2차가산기 수단(48)(예를들면, 수단 48-la)의 1차 가산 입력에 제공되고, 상기 수단(48)의 2차 가산 입력에는 관련된 상관 장치의 출력(예를들면 출력 C_Q(0))으로부터의 데이타를 수신한다. 2차 가산기 수단(48)의출력은 관련된 상관 장치의 출력을 취하는 출력에서 클럭된 어큐뮤레이터 수단(50)(예를들면, 수단 50-1a)의 입력으로 제공된다.

동작시에, 복소 입력 신호(

) 네이타는 CORDIC 로톄이터 파이프라인(11)을 구동시키며, 각각의 파이프 라인 스테이지에서의 회전(그 스테이지의 선택 버스상의 데이타 비트에 의하여 결정된 것처럼)은 이진 스테이지로부터의 입력된 허수부 데이타(즉, Q 데이타)의 부호에 의해 결정된다. 즉,εi=SGN(Q_I-1)이다. 여기에서 εi는 i번째 스테이지의 회전 부호이고,ε1은 입력(11⁸)에서의 허수부(XIm) 데이타의 극성에 의해결정된다. 따라서 상관장치(10)는 각을 줄이도륵 데이타를 처리하여 1차 로테이터(11)가 1차 입력 신호 절대치(｜X｜)인 실수부 출력(즉, I부 출력)을 제공하도록 한다. 또한, 1차 CORDIC 파이프라인 로테이터 수단(11)의 각 스테이지로부터의 Q 입력신호의 부호는 피승수부(12)에서 모든 후속 CORDIC 파이프라인 로테이터 수단의 각 스테이지의 부호를 또한 결정한다. 이로써 피승수부 복소 데이타 입력신호(

)는 1차 CORDIC 수단이 승산기(

) 복소 디지탈 데이타를 실질적으로 제로 각으로 도달하도륵 회천시키는 각(Q)에 대하여 동일 위상각 만큼 회전된다. 2개의 파이프라인 구조사이의 부호 비트의 보존은, 만일 다른 승산기(여기에서는 승산기(11))가 그 입력 데이타를 제로 각으로 회전시키면, 그 출력에서 실수데이타 크기만을, 그리고 그의 Q출력(예를들면 출력11-mQ))에서 제로 크기의 나머지를 제공하도록 2개의 복소 데이타입력의 위상차와 같은 위상으로 피승수 파이프라인이 그들의 출력 데이타를 회전시키케 한다. 따라서, 이것은 각각의 샘플간격동안 복소 디지탈 데이타의 입력쌍의 위상에 대한 유효 복소 활용 승산이다. 복소 상관처리는 각각의 피승수부 파이프라인 로테이터의 양복소 데이타 스트림에 1차 CORDIC 파이프라인 수단(11)으로부터의 크기 신호 출력을 곱함으로써 완성된다.

1차 CORDIC 파이프라인(11)의 크기 출력 및 부호 정보는 j차 파이프라인에 대한 시간 지연이 공통간격(CTI)의 j배가 되도록 모든 파이프라인 로테이터(14, 15, 16, …, 18, …)에 대해 시간 지연된다. 이러한 방법으로 적당한 부호(위상) 및 진폭정보는 상관 처리 기능의 j차 성분의 계산에 적당한

입력 데이타와 일치하는 j차 피승수 파이프라인 로테이터에 정확히 도달한다. N개의 샘플에 대한 데이타의 축적으로 피승수파이프라인 각각의 출력은 적당한 복소 출력신호(

(j))를 제공한다.

새로운 복소 CORDIC 상관 장치에 대한 한가지 시행을 여기에서 예로써 설명하였으나, 기술에 숙련된 사람은 여러가지로 수정 및 변형을 행할 수 있다. 따라서 본 발명은 첨부된 청구범위에 의해서만 한정될뿐 여기에서 기술한 제기된 실시예의 설명에 의해 한정되는 것이 아니다.

Claims

1차 및 2차 복소 디지탈 데이타 신호를 상호 상관 처리하는 장치에 있어서, 1차 파이프라인 CORDIC로테이터 수단을 구비하고, 1차 복소 데이타 신호의 허수부 및 실수부를 별도로 수신하며, 다수(N)의 연속스테이지 각각에서 입력 신호의 허수부의 크기를 제로로 점차적으로 감소시키도록 소정의 감소하는 각(α)을 통하여 독립부를 회전시켜서 제1복소 데이타 신호의 절대치와 같은 출력 데이타를 제공하는 승수부와; 선택 신호에 각각 응하여 각각의 같은 각(α)을 통하여 회전하도록 2차 복소 데이타 신호의 실수부 및 허수부를 수정하고, 각각의 j차 로테이터 수단에서의 회전은 이전(j-1차)의 로테이터 수단에서의 전체 지연보다 더 큰 하나의 공통지연시간 간격만큼 점차적으로 지연되며, 각각 같은수의 다수(N)의 연속 스테이지를구비한 다수(M)의 추가 파이프라인 CORDlC 로테이터 수단과, 모든 로테이터 수단으로부터의 수정된 2차복소 데이타 신호를 산술적으로 처리하여 어느 시점에서도 그 시점에서 양복소 신호의 상호 상관 처리에 대응하는 한세트의 데이타를 제공하는 수단을 구비한 피승수부를 포함한 것을 특징으로 하는 상호 상관 처리장치. ·

제1항에 있어서, 1차 로테이터 수단의 다수(N)의 스테이지 각각은 그 스테이지에 입력된 허수부 데이타의 부호에 의존하여 선택 데이타 비트에 의해 선택된 방향으로 실수 및 허수 입력 데이타부를 각각 회전시키고; 각 스테이지는 선택 데이타 비트의 상태를 설정하기 위하여 허수부 데이타 입력 상태를 모니터 하도록 다수(N)의 비교기 수단중 하나를 포함하는 것을 특징으로 하는 상호 상관 처리 장치.

제2항에 있어서, 상기 1차 로테이터 수단의 각 스테이지에 결합된 비교기 수단은 이전 스테이지로부터 출력된 허수부 데이타를 수신하는 것을 특징으로 하는 상호 상관 처리 장치.

제1항에 있어서, 각 αi는 i차 스테이지에 대한 회전 각이며, 1

i

N일때 αi=90°이고 i=2, 3, …, N 각각에 대해 n=i-2일때 αi=tan^-1(2^-n)°인 것을 특징으로 하는 상호 상관 처리 장치.

제1항에 있어서, 상기 피승수부는, 1공통시간 간격(CTI)만큼 입력 데이타 신호를 지연시키고, 추가 로테이터 수단중 이전(j차) 수단에 결합된 i차 스테이지(1

i

N)로부터 선택 신호를 수신하며, 추가 로테이터 수단중 다음(j+1차) 수단의 동일한 i차 스테이지에 지연된 선택신호를 각각 제공하는 다수(M-1)×N)의 지연수단과; M개의 추가 로테이터 수단 각각의 실수부 및 허수부 출력중 하나에 각각 연결되고, 1차 복소수 절대치로써 그 로테이터 수단의 출력을 처리하여 M개의 시간 지연된 상관장치 데이타 출력에 대하여 동일 부분의 출력을 얻는 다수(2M)의 최종수단을 아울러 포함하는 것을 특징으로 하는 상호 상관 처리 장치.

제5항에 있어서, 상기 다수의 최종 수단 각각은, 관련된 피승수부 출력 데이타 및 승수부 절대치 출력 데이타의 곱과 동일한 데이타를 얻기 위한 수단과; N공통 시간 간격(CTI)만큼 곱해진 데이타를 지연시키는 수단과; 1차 가산출력을 얻기 위하여 승산 데이타로부터 지연된 승산 데이타를 감산하는 1차 가산기 수단과; 2차 가산 출력을 얻기 위하여 1차 가산 출력과 그 부분에 대한 상관 장치 데이타 출력을 가산하는 2차 가산기 수단과; 그 부분의 상관 장치 데이타 출력을 제공하도록 2차 가산출력을 누산하는 수단을 포함하는 것을 특징으로 하는 상호 상관 처리 장치,