RU1778913C - Устройство дл цикловой синхронизации - Google Patents

Abstract

Изобретение относитс  к электросв зи и может быть использовано дл  циклового фазировани  систем передачи дискретной информации. Целью изобретени   вл етс  повышение быстродействи . Устройство дл  цикловой синхронизации содержит формирователь сигнала Сброс, регистр сдвига, блоки сравнени , распределитель импульсов, RS-триггер, дешифратор, блоки оценки фазового рассогласовани , коммутаторы , накопители, блок умножени , блок пам ти, формирователь сигнала Запись, дополнительные блоки пам ти, счетчик импульсов , дополнительный дешифратор, ключи, сумматор, элементы И, третий дополнительный блок сравнени , элемент НЕ, дополнительный коммутатор, дополнительный счетчик, дополнительный блок сравнени , дополнительный RS-триггер, первый дополнительный блок сравнени  и генератор импульсов. Если момент включени  устt ройства не совпал с прин тием из канала св зи фазирующей комбинации, узел контрол  сигнала начинает параллельную проверку наличи  фазирующей последовательности на всех позици х цикла. Решение об обнаружении фазирующей комбинации на некоторой позиции цикла узел контрол  - синхросигнала принимает после 1-кратного формировани  импульса с выхода дешифратора на этой позиции цикла. При этом за I последовательных циклов заполн етс  накопитель и на его выходе формируетс  им пульс, проход щий через блок сравнени  и устанавливающий распределитель в новое исходное состо ние, а также сбрасывающий RS-триггер, что соответствует прин тию решени  о вхождении устройства в синхронизм. После этого сигналы с выхода распределител  и дешифратора совпадают и по ним заполн етс  накопитель. В случае сбо  синхронизации в регистре сдвига записана комбинаци , значительно отличающа с  от фазирующей, а на выходе блока сравнени  формируетс  сигнал несовпадени , поступающий на накопитель. Блок оценки фазового рассогласовани  определ ет , насколько прин тый сигнал отличаетс  (в числе бит) от фазирующей комбинации . Выходной код блока умножени  через коммутатор устанавливает коэффициент накоплени  накопител , определ ющего врем  поддержани  синхронизма на прежней временной позиции при сбое фазы с целью исключени  ложных сбоев синхронизации . 3 ил. ЬГ Ё VI VI 00 ЧЭ «о W

Description

Изобретение относитс  к электросв зи и может быть использовано дл  циклового фазировани  систем передачи дискретной информации.

Целью изобретени   вл етс  повышение быстродействи .

Нафиг.1 представлена структурна  схема устройства дл  цикловой синхронизации; на фиг.2 и 3 - соответственно структурные схемы первого и второго блоков оценки фазового рассогласовани .

Устройство дл  цикловой синхронизации содержит формирователь 1 сигнала Сброс, регистр 2 сдвига, первый блок сравнени  3, распределитель 4 импульсов, RS-триггер 5, дешифратор 6, первый блок оценки 7 фазового рассогласовани , третий блок сравнени  8, второй блок сравнени  9, первый коммутатор 10, второй коммутатор 11, второй накопитель 12, первый накопитель 13, третий накопитель 14, второй блок оценки 15 фазового рассогласовани , блок умножени  16, блок пам ти 17, формирователь 18 сигнала Запись, первый дополни- тельный блок пам ти 19, второй дополнительный блок пам ти 20, третий дополнительный блок пам ти 21, четвертый дополнительный блок пам ти 22, счетчик 23 импульсов, дополнительный дешифратор 24, второй ключ 25, первый ключ 26, сумматор 27, первый, второй и третий элементы И 28-30, третий дополнительный блок сравнени  31, элемент НЕ 32, дополнительный коммутатор 33, дополнительный счетчик 34, второй дополнительный блок сравнени  35, дополнительный RS-триггер 36, первый дополнительный блок сравнени  37 и генератор 38 импульсов.

Первый блок оценки 7 фазового рассогласовани  содержит формирователь 39 эталонной синхронной последовательности , блок неравнозначности 40, усреднитель 41.

Второй блок оценки 15 фазового рассогласовани  содержит элементы И 42, регистр пам ти 43, дешифратор 44, блок задержки 45.

Устройство дл  цикловой синхронизации работает следующим образом.

В момент включени  устройства формирователь 1 устанавливает RS-триггер 5 в единичное состо ние, на входе блока пам ти 17 устанавливает код минимального числа (единица в младшем разр де). На информационный вход устройства дл  цикловой синхронизации поступает последовательность элементов сообщени , а на тактовый вход устройства дл  цикловой синхронизации поступает синхронно последовательность тактовых импульсов.

Если момент включени  устройства дл  цикловой синхронизации совпал с поступлением на информационный вход устрой- .ства дл  цикловой синхронизации

фазирующей комбинации, то сигнал на выходе последнего такта распределител  4 совпадает с сигналами, формирующимис  на выходах третьего элемента И 30 и дешифратора 6, настроенного на фазирующую

комбинацию, что вызывает формирование на первом выходе второго блока сравнени  9 в каждом цикле приема сигналов, заполн ющих третий накопитель 14 (выполненный в виде счетчика). Минимальный код

числа на выходе блока 17 пам ти устанавливает соединение выхода второго коммутатора 11с младшим разр дом третьего накопител  14, обеспечива  максимальное число проверок поступлени  фазирующей

комбинации на данной позиции. При заполнении третьего накопител  14 сигнал с его выхода через второй коммутатор 11 сбрасывает в нулевое состо ние блок пам ти 17 (выполненный на основе регистра) и устанавливает в нулевое состо ние RS-триггер 5, который закрывает первый блок сравне- . ни  3, импульсы через который в дальнейшем не проход т на распределитель 4, исключа  смену его фазы. Таким образом в

устройстве дл  цикловой синхронизации принимаетс  решение о нахождении его в состо нии синхронизма.

Если момент включени  устройства дл  цикловой синхронизации не совпал с прин тием из канала св зи фазирующей комбинации , узел контрол  сигнала, включающий третий блок сравнени  8, второй накопитель 12, формирователь 18, первый, второй, третий и четвертый дополнительные блоки пам ти 19-22, счетчик 23, дополнительный дешифратор 24, второй и первый ключи 25 и 26, сумматор 27, первый, второй м третий элементы И 28-30, третий дополнительный блок сравнени  31, элемент НЕ 32, дополнительный коммутатор 33, дополнительный счетчик 34, второй дополнительный блок сравнени  35, дополнительный RS-триггер

36,первый дополнительный блок сравнени 

37,генератор 38, начинает параллельную . проверку наличи  фазирующей последовательности на всех позици х цикла. Решение об обнаружении фазирующей комбинации на некоторой позиции цикла узел контрол  синхросигнала принимает после 1-кратного

формировани  импульса с выхода дешифратора 6 на этой позиции цикла. При этом за I последовательных циклов заполн етс  второй накопитель 12 и на его выходе формируетс  импульс, проход щий через первый

блок сравнени  3 и устанавливающий распределитель 4 в новое исходное состо ние, а также сбрасывающий RS-триггер 5, что соответствует прин тию решени  о вхождении устройства дл  цикловой синхронизации в синхронизм. После этого сигналы с выхода распределител  4 и дешифратора 6 совпадают, и по ним заполн етс  третий накопитель 14.

В случае сбо  синхронизации, если этот сбой св зан с отключением, например, на- пр жени  питани , то есть,  вл етс  значительным , в момент формировани  сигнала с выхода распределител  4, в регистре 2 записана комбинаци , значительно отличающа с  от фазирующей, а на втором выходе второго блока сравнени  9 формируетс  сигнал несовпадени , поступающий на первый накопитель 13. Первый блок оценки 7 (фиг.2) определ ет, насколько прин тый сигнал отличаетс  (в числе бит) от фазирующей комбинации, усредн ет эту величину за несколько циклов приема и в соответствии с полученным средним формирует выходной код по принципу: чем меньше соответствие входной и фазирующей комбинации, тем меньше выходной код.

Блок умножени  16 перемножает коды с выходов первого и второго блоков оценки 7 и 15; его выходной код через первый коммутатор 10 устанавливает коэффициент на- коплени  первого накопител  13, определ ющего врем  поддержани  синхронизма на прежней временной позиции при сборе фазы с целью исключени  ложных сбоев синхронизации, при этом знало- гично второму коммутатору 11, чем меньше код с выхода блока умножени  16, тем больше число проверок, то есть, тем более стар- ший разр д первого накопител  13 подключаетс  к выходу первого коммутато- ра 10. Второй блок оценки 15 (фиг.З) определ ет величину расфазировани  сигнала, обнаруженного узлом контрол  и импульсов на выходе распределител  4.

При отсутствии обнаружени  синхро- сигнала узлом контрол  на новых временных позици х высока веро тность того, что искажение синхросигнала вызвано трансформацией отдельных символов. При этом на выходе второго блока оценки 15 форми- руетс  код максимального числа, обеспечивающий минимальное число проверок при прин тии решени  о выходе из синхронизма . В результате перемножени  на выходе блока умножени  16 формируетс  код чис- ла, который учитывает веро тности трансформации , сбо  тактовой синхронизации и его длительности и определ ет врем  поддержани  синхронизма на прежней позиции цикла.

Сигнал с выхода первого коммутатора 10 устанавливает триггер 5 в единичное состо ние , разреша  установку распределител  4 в новое состо ние, после прин ти  решени  о выходе из синхронизма, и записывает показани  первого блока оценки 7 в блок пам ти 17. После этого при формировании сигнала на выходе второго накопител  12 этот сигнал через первый блок сравнени  3 устанавливает распределитель 4 в новое состо ние. Если новое состо ние  вл етс  синфазным, то сигналы с распределител  4 и дешифратора 6 совпадают , если же это состо ние не  вл етс  синфазным, то на втором выходе второго блока сравнени  9 формируютс  импульсы несовпадени  и поиск синфазного состо ни  продолжаетс .

При длительных искажени х фазирующей комбинации на правильной временной позиции возможно ошибочное прин тие решени  о выходе из син-хронизмз. Обнаружение фазирующей комбинации на старой временной позиции вызывает по вление импульсов на первом выходе (совпадени ) первого блока сравнени  9, подсчитывающихс  третьим накопителем 14, который в соответствии с кодом в блоке пам ти 17 осуществл ет вхождение в синхронизм, перевод  RS-триггер 5 в нулевое состо ние и запреща  установку распределител  4 в новое состо ние, исключа  ложный выход из синхронизма.

Узел контрол  синхросигнала работает следующим образом.

Каждой посылке цикла присваиваетс  индивидуальный адрес (номер) (при К посылках - от О до К-1). Эти адреса формируютс  циклически счетчиком 23 и сопровождают посылки.

При нахождении устройства дл  цикловой синхронизации в состо нии синхронизма в узле контрол  содержитс  синхронный адрес, соответствующий номеру синфазной посылки, дл  которой совпадают сигналы с распределител  4 и дешифратора 6, а также смен ющий (резервный ) адрес, дл  которого текущее число совпадений фазы посылки с фазой возможной фазирующей последовательности большее , чем дл  остальных посылок кроме синхронной. При формировании совпадающих импульсов с распределител  4 и дешифратора 6 в счетчике 23 содержитс  синхронный адрес.

Работа узла контрол  синхросигнала различаетс  дл  трех режимов работа в синхронизме, работа при замене синхронного адреса и работа при замене смен ющего адреса.

Узел контрол  синхросигнала посто нно подсчитывает дл  каждой из К посылок цикла текущие значени  последних смежных совпадений на данных посылках входной информации с фазирующей комбинацией . Эти числа служат дл  определени  синхронного и смен ющего адресов. Адрес посылки, дл  которой на текущий момент времени вы влено максимальное число совпадений с фазирующей комбинацией, считаетс  синхронным, следующий (по числу совпадений) - смен ющим. Подсчет чисел совпадений осуществл етс  следующим образом . По входным тактовым сигналам счетчик 23 последовательно проходит все адреса. В режиме поддержани  синхронизма RS-триггер 36 - в нулевом состо нии, по которому дополнительный коммутатор 33 коммутирует на выходы код со счетчика 23. В первом дополнительном блоке пам ти 19 дл  каждой позиции цикла хран тс  значени  текущих смежных совпадений входного сигнала и фазирующей комбинации. Если на некоторой позиции цикла обнаруживаетс  совпадение, то по данному адресу из первого дополнительного блока пам ти 19 считываетс  значение числа в сумматор 27, где к нему добавл етс  (в качестве добавл емой единицы) сигнал с дешифратора 6 и через открытый второй ключ 25 записываетс  сигналом с формировател  18 в первый дополнительный блок пам ти 19. Если же обнаружени  нет, то второй ключ 25 закрыт и в соответствующую  чейку первого дополнительного блока пам ти 19 записываетс  О, реализу  безынерционный подсчет числа совпадений. Во втором дополнительном блоке 20 пам ти хранитс  номер смен ющего адреса, предназначенный дл  немедленной замены синхронного адреса, если на его временной позиции не будет обнаружено совпадение. Если дл  смен ющего адреса на соответствующей посылке цикла не обнаружено совпадение, то он замен етс  другим смен ющим адресом. При совпадении смен ющего адреса из блока пам ти 20 и адреса счетчика 23 срабатывает третий дополнительный блок сравнени  31, открыва  второй элемент И 29. Если при этом значение соответствующей  чейки первого дополнительного блока пам ти 19 ненулевое (что определ етс  дополнительным дешифратором 24) и совпадени  не обнаружено (есть сигнал с элемента НЕ 32), то смен ющий адрес необходимо заменить. Сигналом с второго элемента И 29 дополнительный RS-триггер 36 переводитс  в единичное состо ние , сбрасываетс  четвертый дополнительный блок пам ти 22 и дополнительный счетчик 34. Открываетс  первый элемент И

28, через который на дополнительный счетчик 34 поступают импульсы высокой частоты с генератора 38; при этом дополнительный счетчик 34 проходит все адреса за

врем  меньше одной посылки цикла. Дополнительный RS-триггер 36 переключает выход дополнительного счетчика 34 на выход дополнительного коммутатора 33 и дополнительного блока пам ти 19. При этом пере0 боре обнулени   чеек дополнительного блока 19 пам ти не происходит за счет разрешающего сигнала, поступающего на второй ключ 25 от дополнительного RS-триг- гера 36. Увеличени  значени  содержимого

5  чеек дополнительного блока пам ти 19 также не происходит, так как нет сигнала с дешифратора 6. Значени  чисел с первого дополнительного блока пам ти 19 поступают в четвертый дополнительный блок пам 0 ти 22 и второй дополнительный блок сравнени  35, срабатывающий в случае, когда содержимое четвертого дополнительного блока пам ти 22 меньше содержимого

 чейки первого дополнительного блока па- 5 м ти 19, и записывающий содержимое

 чейки в четвертый дополнительный блок пам ти 22. Таким образом, за цикл опроса происходит выбор максимального числа совпадений (оно записываетс  в четвертый

0 дополнительный блок пам ти 22) и соответствующего ему адреса посылки, записываемого во второй дополнительный блок пам ти 20.

Так формируетс  новый смен ющий ад5 рее. Дл  того, чтобы синхронный адрес не записалс , как новый смен ющий, в момент совпадени  его с адресом дополнительного счетчика 34 (а синхронный адрес хранитс  в третьем дополнительном блоке пам ти 21),

0 первый дополнительный блок сравнени  37 через третий элемент И 30 выдает запрещающий сигнал на первый ключ 26, не допускающий записи во второй и четвертый дополнительные блоки пам ти 20 и 22.

5 Замена синхронного адреса смен ющим осуществл етс  следующим образом.

При срабатывании первого дополнительного блока сравнени  37 и третьего элемента И 30 и отсутствии срабатывани  дешифра0 тора 6 срабатывает второй блок совпадени  8, сигнал с его выхода переписываетс  в третий дополнительный блок пам ти 21 из второго дополнительного блока пам ти 20, Этим же сигналом во второй накопитель

5 12 переписываетс  число совпадений дл  нового синхронного адреса из четвертого дополнительного блока пам ти 22, который обнул етс , и срабатывает второй элемент И 29, чем запускаетс  новый перебор адресов от дополнительного счетчика 34

дл  формировани  нового смен ющего ад- реса.

Claims (1)

1. Формула изобретени  Устройство дл  цикловой синхронизации , содержащее последовательно соединенные регистр сдвига, первый блок оценки фазового рассогласовани , первый блок умножени , первый коммутатор, RS-триггер и первый блок сравнени , выход которого подсоединен к первому входу Сброс первого блока оценки фазового рассогласовани , последовательно соединенные дешифратор , второй блок сравнени  и первый накопитель, выходы которого подсоединены к соответствующим информационным входам первого коммутатора, выход которого подсоединен к входу сигнала Запись, последовательно соединенные формирователь сигнала Сброс, блок пам ти и второй коммутатор, выход которого подсоединен к входу Сброс блока пам ти и R-входу RS- триггера, S-вход которого подключен к выходу формировател  сигнала Сброс, последовательно соединенные распределитель импульсов и второй блок оценки фазового рассогласовани , выходы которого подсоединены к соответствующим вторым входам блока умножени , а также счетчик импульсов, второй и третий накопители и третий блок сравнени , вход которого подключен к выходу дешифратора, первый выход второго блока сравнени  подсоединен к входу сигнала эталонной комбинации первого блока сравнени  подсоединен к входу сигнала эталонной комбинации первого блока оценки фазового рассогласовани , счетному входу третьего накопител  и входу сигнала Сброс третьего накопител , второй выход второго блока сравнени  подсоединен к входам сигнала Сброс первого блока оценки фазового рассогласовани  и третьего накопител , выход первого блока сравнени  подсоединен к устанавливающему входу распределител  импульсов, дополнительному R-входу RS-триггера и входам сигнала Сброс первого накопител  и третьего накопитеп , выходы которого подсоединены к соответствующим информационным входам второго коммутатора, выход распределител  импульсов подсоединен к разрешающему входу первого блока оценки фазового рассогласовани  и тактовым входам второго блока сравнени  и второго блока оценки фазового рассогласовани , выход второго накопител  подсоединен к второму входу первого блока сравнени  и управл ющему входу второго блока оценки фазового рассогласовани , выходы первого блока оценки фазового рассогласовани  подсоединены к соответствующим информационным входам блока пам ти, выходы регистра сдвига подсоединены к соответствующим входам дешифратора, а вход счетчика импульсов подключен к тактовым 5 входам регистра сдвига и распределител  импульсов, причем информационный вход и тактовый вход регистра сдвига и выходы распределител  импульсов  вл ютс  соответственно информационным входом, так0 товым входом и выходами устройства, о т л

   ичающеес  тем, что, с целью повышени 

   быстродействи , введены последовательно

   соединенные дополнительный RS-триггер,

   первый элемент И, формирователь сигна5 ла Запись, первый дополнительный блок пам ти, дополнительный дешифратор, второй элемент И, дополнительный счетчик им- пульсов, дополнительный коммутатор, второй и третий дополнительные блоки па0 м ти, первый дополнительный блок сравнени , третий элемент И, первый ключ, четвертый дополнительный блок пам ти, второй дополнительный блок сравнени , выход которого подсоединен к информаци5 онному входу первого ключа, последовательно соединенные сумматор и второй ключ, выходы которого подсоединены к соответствующим информационным входам первого дополнительного блока пам ти, а

   0 также второй дополнительный блок сравнени , элемент НЕ и генератор импульсов, при этом выход дешифратора подсоединен непосредственно к управл ющему входу второго ключа, входу сумматора и второму

   5 входу третьего элемента И и через элемент НЕ к второму входу второго элемента И, третий вход которого подключен к выходу третьего дополнительного блока сравнени , выход дополнительного RS-триггера

   0 подсоединен к дополнительному управл ющему входу второго ключа и управл ющему входу дополнительного коммутатора, выходы которого подключены к соответствующим управл ющим входам первого допол5 нительного блока пам ти,вторым входам первого дополнительного блока сравнени  и первым входам третьего дополнительного блока сравнени , вторые входы которого подключены к соответствующим выходам

   0 второго дополнительного блока пам ти, вход сигнала Запись которого подключен к выходу первого ключа, второй вход третьего блока сравнени  объединен со счетным входом второго накопител  и подключен к

   5 выходу третьего элемента И, выход третьего блока сравнени  подсоединен к входу сиг-, нала Запись третьего дополнительного блока пам ти, четвертому входу второго элемента И и входу сигнала Запись второго накопител , информационные входы которого подключены к соответствующим выходам четвертого дополнительного блока пам ти, вход сигнала Сброс которого объединен с S-входом дополнительного RS- триггера и подключен к выходу второго элемента И, выход генератора импульсов подсоединен к второму входу первого элемента И, выход которого подсоединен к счетному входу дополнительного счетчика импульсов, выход которого подсоединен к R-входу дополнительного RS-триггера, вы

   ходы первого дополнительного блока пам ти подсоединены к соответствующим входам сумматора, вторым входам второго дополнительного блока сравнени  и информационным входам четвертого дополнительного блока пам ти, выходы счетчика импульсов подсоединены к соответствующим вторым информационным входам дополнительного коммутатора, а тактовый вход формировател  сигнала Запись подключен к тактовому входу регистра сдвига.

   Фиг.

   От распределител  4