Przedmiotem wynalazku jest uklad dekady zliczajacej w kodzie binarnym oparty na elementach logicz¬ nych, ze zmodyfikowanym obwodem kasowania impulsów nadmiarowych.Znane dotychczas dekady zliczajace w kodzie binarnym zawieraja uklad kasowania impulsów nadmiaro¬ wych, w którym uklad koincydencyjny stanowi element logiczny typu NOR przy czym wyjscie elementu NOR jest polaczone bezposrednio z wejsciami zerujacymi poszczególnych przerzutników dekady zliczajacej. Uklad ten z powodu istniejacych opóznien wprowadzonych przez poszczególne dekady, zwiazanych z nieidentycznoscia parametrów przelaczania stwarza mozliwosc powstania zjawiska wyscigu miedzy sygnalami na wyjsciach prze¬ rzutników dekady a sygnalem wyjsciowym obwodu koincydencyjnego ukladu kasowania co jest przyczyna zanikania impulsu zerujacego jeszcze przed wyzerowaniem wszystkich przerzutników, powodujac zliczenie impul¬ sów od ustalonego przypadkowo stanu. Mozliwosc pojawienia sie opisanych wyzej przeklaman w procesie zliczania jest przyczyna niskiej niezawodnosci dekady zliczajacej w kodzie binarnym, co stanowi jej istotna wade.Istota wynalazku polega na wyposazeniu ukladu kasowania impulsów nadmiarowych w przerzutnik sta¬ tyczny, którego wejscie lewe jest polaczone z wejsciem impulsów zliczanych pierwszego przerzutnika dekady a prawe wejscie przerzutnika statycznego RS jest polaczone z pierwszym wyjsciem elementu NOR stanowiacego uklad koincydencji, przy czym wyjscie zanegowane przerzutnika statycznego RS*jest polaczone z wejsciami zerujacymi wszystkich przerzutników dekady. Ponadto pierwsze wejscie elementu NOR stanowiacego uklad koincydencji jest polaczone z wyjsciem zanegowanym drugiego przerzutnika dekady a drugie wejscie elementu NORjest polaczone z wyjsciem zanegowanym czwartego przerzutnika.Zastosowanie w ukladzie kasowania impulsów nadmiarowych przerzutnika statycznego polaczonego we¬ dlug wynalazku z elementem NOR i przerzutnikami dekady, eliminuje poprzez podtrzymywanie impulsu zeruja¬ cego mozliwosc znikniecia impulsu zerujacego przed wyzerowaniem przerzutników dekady a tym samym mozli¬ wosc powstania przeklaman w zliczaniu.Przedmiot wynalazku zostal przedstawiony w przykladzie wykonania na rysunku, gdzie fig. 1 przedstawia schemat logiczny przerzutnika T, fig. 2- symbol graficzny przerzutnika T, fig. 3 - schemat ukladu dekady zliczajacej, skladajacej sie z przerzutników typu T i zmodyfikowanego ukladu kasowania. iy 89 103 Konstrukcja dekady zliczajacej, zbudowanej wedlug wynalazku opiera sie na elementach logicznych NOR.Pr/erzutniki PI, P2, P3, P4, dekady sa polaczone miedzy soba szeregowo w ten sposób, ze wyjscie proste Ql pierwszego przerzutnika PI stanowi wejscie T drugiego przerzutnika P2, wyjscie proste Q2 drugiego przerzutnika P2 stanowi wejscie T trzeciego przerzutnika P3 zas wyjscie proste Q3 trzeciego przerzutnika P3 stanowi wejscie T czwartego przerzutnika P4. Do zespolu przerzutników uklad kasowania wlaczony jest w ten sposób, ze pierwsze wejscie 1 elementu NOR polaczone jest z wejsciem zanegowanym Q2 drugiego przerzutnika P2 natomiast drugie 2 wejscie elementu NOR polaczone jest z wyjsciem zanegowanym Q4 czwartego przerzutnika P4. Wyjscie elementu NOR polaczone jest z wejsciem prawym R przerzutnika statycznego RS zas wejscie lewe S przerzutnika statycznego RS polaczone jest z wejsciem impulsów zliczanych T, przerzutnika PI, które jednoczesnie stanowi wejscie WE pozostalych przerzutników dekady PI, P2, P3, P4.Dekada zliczajaca sterowana jest dodatnimi impulsami jedynki logicznej ale przed rozpoczeciem liczenia musi byc wyzerowana przez chwilowe podanie jedynki logicznej na wejscie Rl przerzutnika RS. Impulsy zliczane sa podawane na wejscie T przerzutnika PI. Pierwszy impuls zmienia stan pierwszego przerzutnika PI na przeciw¬ ny to znaczy ze stanu 01 na 10. Drugi impuls powoduje zmiane stanów przerzutników PI iP2 na przeciwny.Kolejne dziewiec impulsów powoduje zmiane stanów przerzutników wedlug znanego schematu zliczania w kodzie binarnym. Dziesiaty impuls wejsciowy zmieni stan pierwszego i drugiego przerzutnika PI i P2 na prze¬ ciwny. Zmiana stanu przerzutnika P2 a tym samym pojawienie sie na wejsciu zanegowanym Q2 przerzutnika P2 sygnalu zera logicznego powoduje spelnienie negacji sumy logicznej. Sytuacja, w której Q2 = 0 oraz Q4 = 0 pojawia sie tylko raz w calym cyklu liczenia, wlasnie po dziesiatym impulsie zliczanym. W wyniku spelnienia negacji sumy logicznej na wejscie R przerzutnika RS podany jest sygnal jedynki logicznej, która ustawia ten przerzutnik w pozycji 10 czyli P ~ 1, P = 0. Jedynka znajdujaca sie na wyjsciu P wprowadzana jest na wejscia zerujace R przerzutników PI, P2, P3, P4. Przerzutniki sa zerowane to znaczy sprowadzone do pozycji wyjsciowej.Czas zerowania trwa do momentu pojawienia sie na wejsciu T przerzutnika PI kolejnego impulsu zliczanego^ który wprowadzony jest takze na wejscie S przerzutnika RS powodujac zmiane jego stanu na przeciwny to jest na 01. Sygnal zerujacy zostaje wiec zdjety z wejsc R, dekada zostaje odblokowana i rozpoczyna nowy cykl liczenia. PL