SU1585900A2 - Устройство дл приведени @ -кодов Фибоначчи к минимальной форме - Google Patents
Устройство дл приведени @ -кодов Фибоначчи к минимальной форме Download PDFInfo
- Publication number
- SU1585900A2 SU1585900A2 SU884491961A SU4491961A SU1585900A2 SU 1585900 A2 SU1585900 A2 SU 1585900A2 SU 884491961 A SU884491961 A SU 884491961A SU 4491961 A SU4491961 A SU 4491961A SU 1585900 A2 SU1585900 A2 SU 1585900A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- convolution
- input
- inputs
- fibonacci
- elements
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике и вл етс дополнительным к авт.св. N 842782. Целью изобретени вл етс расширение функциональных возможностей за счет подсчета количества единиц, поступающих на счетный вход устройства, и представлени его в минимальном P-коде Фибоначчи. Устройство содержит блоки 1 свертки, элементы И 14 и 15, элементы ИЛИ 16 с соответствующими св з ми. 3 ил.
Description
Изобретение относитс к вычислительной технике и может быть использовано дл приведени р-кодов Фибоначчи к минимальной форме, а также дл подсчета количества единиц, поступающих на счетный вход устройства, и представлени этого количества в минимальном р-коде Фибоначчи.
Цель изобретени - расширение функциональных возможностей за счет подсчета количества единиц, поступающих на счетный вход устройства, и представлени его в минимальн ом р-коде Фибоначчи,
На фиг. 1 представлена схема устройства дл приведени р-кодов Фибоначчи к минимальной форме; на фиг, 2 - схема блока свертки; на фиг, 3 - схема примера реализации устройства дл приведени р-кодов Фибоначчи к минимальной форме дл р в 1, .п 5,
Устройство (фиг, 1 и 3) содер сит п блоков 1 свертки, с первого по , седьмой входы 2-8 блока 1 свертки соответственно , второй 9, первый 10 и третий 11 выходы блока 1 свертки, счетный вход 12 устройства, информационные . входы 13 устройства, р элементов И 14 (р+1)-й элемент И 15, р+1 элементов ИЛИ 16, управл ющий вход 17 устройства, информационные выходы 18 устройства и входы 19 младших разр дов кода устройства.
Блок 1 свертки (фиг, 2) содержит второй 20 и первый 21 элементы ШШ, с первого по четвертый элементы И 22- 25 соответственно, третий элемент ИЛИ 26, триггер 27, первый 28 и второй 29 элементы НЕ,
Блок 1 свертки реализован и работает аналогично прототипу с учетом . того, что инверсный выход триггера 27 вл етс третьим выходом 11 блока 1 свертки.
Устройство (фиг, 3) работает 1::ле- дующим образом.
Дл - удобства описани обозначим триггеры 27 блоков 1 свертки с номерами 1 1, ,,,,5 через Т1, Т2, ТЗ, Т4, С5 соответственно. Перед началом работы все триггеры Т1, Т2, ТЗ, Т4, Т5 установлены в состо ние О, На счетный вход 12 поступает единичный сигнал , который подаетс на первые входы элементов И 14 и 15, при этом на второй вход элемента И 14 поступает сигнал с пр мого выхода триггера Т2 второго блока 1 свертки, а на второй
вход элемента И 15 - сигнал с инверсного выхода того же триггера Т2, Так как триггер Т2 находитс в состо нии О, то из двух элементов И срабатьша- ет элемент И 15, на входы которого поданы единичные сигналы 1, с выхода которого через элемент ИЛИ 16 ступает на вход 7 дл занесени исходной информации второго блока 1 свертки, соединенный с установочным входом триггера Т2, Вследствие этого триггер Т2 установитс в состо ние 1, При подаче следующего сигнала на счетный вход 12 срабатывает элемент И 14, на обоих входах которого имеют- с 1. Единичный сигнал с выхода элемента И 14 через элемент ИЛИ 16 поступает на вход 7 дл занесени исходной информации первого блока 1 с свертки и устанавливает триггер Т1 в состо ние, соответствующее 1. Таким образом, дл первого ..и второго блоков 1 свертки сформированы сигналы вьщеле- ни ситуации дл вьшолнени операции свертки. При поступлении сигнала по входам 6 всех блоков 1 свертки на выходе 10 второго блока 1 свертки по вл етс единичный сигнал У, который через элементы И и ИЛИ блоков 1 свертки с первого по третий поступает на счетные входы триггеров Т1, Т2 и ТЗ, измен их состо ние на противоположное , т.е. после выработки вторым блоком 1 свертки сигнала свертки У триггеры Т1 и Т2 переключаютс в состо ние О, а триггер ТЗ устанавливаетс в состо ние 1, Таким образом выполн етс минимизаци подсчитанного количества единиц в р-коде Фибоначчи,
При подаче следующего сигнала на .счетный вход 12 триггер Т2 второго блока 1 свертки вновь перебрасьшаетс в единичное состо ние. Далее операци свертки выполн етс над вторым и третьим блоками 1 свертки. После выполнени операции свертки триггер Т4 четвертого блока 1 свертки устанавливаетс в состо ние 1, а триггеры Т2 и ТЗ второго и третьего блоков 1
свертки переключаютс в состо ние О При дальнейшем поступле 1ии сигналов на счетный вход 13 устройство работает аналогично,
В таблице приведено полное описание работы дл случа р 1 и п 5 при подаче п ти импульсов.
Кроме работы в счетном режиме (подсчет количества единиц в р-коде.
поступающих на вход Ф-счетчика), ройство может минимизировать р-код Фнбокач-а поступающий по входам 13 и 19 устройства. При этом работа ycrJ ройств1а практически ничем не отличаетс от работы устройства дл приведени р-кодов Фибоначчи к минимальной форме, вз того в качестве прототипа ..
Формул.а изобретени
Устройство дл приведени р-кодов , Фибоначчи к минимальной форме по авт. св. (( 842782, отличающеес тем, что, с целью расширени , функциональных возможностей за счет подсчета количества единиц, поступающих на счетный вход устройства, и представлени его в минимальном р-коде Фибоначчи, оно содержит р+1 элементов И и р+1 элементов ИЛИ, при
j 0
чем счетный вход устройства соединен с первыми входами с первого по (р + 1)-й элементов И, выходы которых соединены с первыми входами соответствующих элементов ИЛИ, выходы .которых соединены с шестыми входами соответствующих блоков свертки, входы младших разр дов кода устройства соединены с вторыми входами соответствующих элементов ИЛИ, второй вход К- го (К 1...J) элемента И соединен с вторым выходом (р к)-го блока свертки, (К + 1)-й вход (р + 1)-го, блока свертки, четвертые и. седьмые входы с первого по (р + 1)-й блоков свертки и вторые входы с (п - р)-го по п-й (п - разр дность кода) блоков свертки соединены с входом нулевого потенциала устройства,, третий вход первого и первьй вход п-го блоков . свертки соединены с входом единичного потенциала устройства.
фиг. 2
vr
Claims (1)
- Формул.а изобретенияУстройство для приведения р-кодов > Фйбоначчи к минимальной форме по авт. св. М 842782, отличающееся тем, что, с целью расширения. функциональных возможностей за счет подсчета количества единиц, поступающих на счетный вход устройства,' и представления его в минимальном p-коде Фибоначчи, оно содержит р+1 элементов И и р+1 элементов ИЛИ, при·». · чем счетный вход устройства соединен с первыми входами с первого по (р ·+' + 1)-й элементов И, выходы которых соединены с первыми входами соответствующих .элементов ИЛИ, выходы .которых соединены с шестыми входами соответствующих блоков свертки, входы младших разрядов кода устройства соеjq динены с вторыми входами соответствующих элементов ИЛИ, второй вход Кго (К = 1.. ,р) элемента И соединен с вторым выходом (р + К)-го блока свертки, (К + 1)-й вход (р + 1)-го15 блока свертки, четвертые и. седьмые входы с первого по (р + 1)-й блоков свертки и вторые входы с (п - р)-го по η-й (п - разрядность кода) блоков свертки соединены с входом нулевого20 потенциала устройства,, третий вход первого и первый вход η-го блоков . свертки соединены с входом единичного потенциала устройства.
Показатель Номер блока свертки Комментарии 1=51 I1·21 1=1 Вес разряда в р-коде Фибоначчи 5 3 2 ‘1 1 Исходное состояние разрядов 0 0 0 0 0 0 0 0 1 0 Подана 1 на счетный вход - 1” 0 0 0 1 1 (1 J II 0 0 1 1 0 ‘ 0 Выполняется операция свертки - Свертка” Текущее состояние разрядов 0 '0 1 1 0 II Ί II 0 1 0 0 0 Свертка 0 1 0 1 0 It рТ 0 1. 0 1 1 II Ί II 0 1 1 0 0 Свертка 1 0 0 0 0 Свертка
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884491961A SU1585900A2 (ru) | 1988-10-10 | 1988-10-10 | Устройство дл приведени @ -кодов Фибоначчи к минимальной форме |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884491961A SU1585900A2 (ru) | 1988-10-10 | 1988-10-10 | Устройство дл приведени @ -кодов Фибоначчи к минимальной форме |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU842782A Addition SU163992A1 (ru) | Быстросменный штуцер |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1585900A2 true SU1585900A2 (ru) | 1990-08-15 |
Family
ID=21403276
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884491961A SU1585900A2 (ru) | 1988-10-10 | 1988-10-10 | Устройство дл приведени @ -кодов Фибоначчи к минимальной форме |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1585900A2 (ru) |
-
1988
- 1988-10-10 SU SU884491961A patent/SU1585900A2/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР №842782, кл. Н 03 М 7/30, 1979. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1585900A2 (ru) | Устройство дл приведени @ -кодов Фибоначчи к минимальной форме | |
JPH04248481A (ja) | Ic試験装置の論理比較回路 | |
ATE57783T1 (de) | Signalauswaehlkreis. | |
SU1649577A1 (ru) | Многоканальный счетчик импульсов | |
SU1575192A1 (ru) | Устройство дл выделени области во внешней пам ти | |
SU1223222A1 (ru) | Устройство дл сортировки чисел | |
SU1619406A2 (ru) | Устройство дл приведени р-кодов Фибоначчи к минимальной форме | |
SU1181117A1 (ru) | Фильтр дискретной информации | |
SU1705876A1 (ru) | Устройство дл контрол блоков оперативной пам ти | |
SU1487063A2 (ru) | Устройство для перебора сочета?,'гй .. (?-7) | |
SU1619243A2 (ru) | Генератор последовательности весов кода | |
SU1599987A1 (ru) | Устройство дл разделени импульсов | |
SU729586A1 (ru) | Устройство дл сравнени чисел | |
SU667966A1 (ru) | Устройство дл сравнени чисел | |
SU1444744A1 (ru) | Программируемое устройство дл вычислени логических функций | |
SU1185326A1 (ru) | Устройство для сортировки чисел | |
SU1084978A1 (ru) | Многоканальный программируемый генератор импульсов | |
SU1501084A1 (ru) | Устройство дл анализа параметров графа | |
SU1372327A2 (ru) | Устройство дл формировани тестовых воздействий | |
SU1660015A1 (ru) | Устройство для решения задач на графах | |
SU1437994A1 (ru) | Синхронный счетчик | |
RU2007742C1 (ru) | Устройство дискретного измерения временного интервала радиолокационной станции | |
SU1280382A1 (ru) | Устройство дл моделировани графов | |
SU1406589A1 (ru) | Устройство дл ввода информации | |
SU1129618A1 (ru) | Генератор случайных процессов |