СП
4;
со Изобретение относитс к вычислительной и измерительной технике и может быть использовано дл обработ ки сигналов, поступающих от частотных датчиков. Известно устройство дл умножени частотных последовательностей, содержащее счетчик триггер цикла, первый и второй ключи, элемент ИЛИ счетчик измерени , выходной триггер и элемент И. При этомсчетчик цикла используетс дл формировани эталонного интервала времени, на котором измерительный счетчик ведет счет импульсов входного сигнала ClJ Недостатком устройства вл етс его сложность и зависимость точности от стабильности источника тактовых импульсов. Наиболее близким по технической сущности к предлагаемому вл етс устройство делени частот двух последовательностей , содержащее два счетчика, первый, второй и третий триггеры, первый, второй и. третий элементы И, ИЛИ, группы элементов И, причем единичные выходы первого и второго триггеров соединены соответственно с первыми входами первого , второго и третьего элементов И, первый управл гаций вход соединен с единичным входом первого триггера а второй управл ющий вход с нулевым входами первого, второго и третьего триггеров, с первыми входами первого и второго счетчиков, единичный .вход второго триггера соединен с единичным выходом третьего триггера , второй вход первого элемента соединен с первым управл ющим входо а выход вл етс выходом устройства второй вход второго элемента И соединен с нулевым выходом третьего триггера и вторым входом третьего элемента И, втора входна шина устройства соединена с третьим и первым входами второго и четвертого элементов И, второй вход четвертого элемента И соединен с нулевым выходом третьего триггера, первый измерительный вход соединен с третьим входом третьего элемента И выход которого соединен с первьм входом элемента ИЛИ, B- opofi вход ко торого соединен с выходом четвертого элемента И, второй вход первого счетчика соединен с выходом второго элемента И, выход - с информационным входом второго счетчика , второй вход которого соединен с выходом элемента ИЛИ, а тре тий - с единичным выходом третьего триггера, перва группа инфор 1ационных выходо второго счетчика соединена с входами элементов И первой Труппы, а втора группа информационных выходов - с входами элементов И второй группы, выходы элементов И первой и второй группы соединены соответственно с единичным и нулевым входами третьего и второго триггеров Г2. Недостатком устройства вл етс его ограниченный диапазон входных частот: устройство работоспособно при условии, что частота первого входного сигнала не превышает частоты второго импульсного сигнала. Цель изобретени - расширение области применени устройства за счет расширени диапазонов относительного изменени частот входных последовательностей. Поставленна цель достигаетс тем, что в устройство, содержащее элемент ИЛИ, первый и второй счетчики , счетные входы которых вл ютс -входами устройства, введены коммутатор и регистр пам ти, причем выход старшего разр да первого счетчика соединен с входом сброса второго счетчика, входом первого знакового разр да регистра пам ти и первым управл ющим входом коммутатора , выход старшего разр да второго счетчика соединен с входом сброса первого счетчика,входом второго знакового разр да регистра пам ти и вторым управл ющим входом коммутатора, выходы второго стар дего разр да первого и второго счетчиков соединены соответственно с первым и вторым входами элемента ИЛИ, выход которого соеди нен с входом сброса регистра пам ти, инфорМационные входы первой и второй групп коммутатора подключены соответственно к выходам разр дов первого и второго счетчиков, а выходы коммутатора соединены соответствен но с информационными-входами регистра пам ти. На чертеже изображена блок-схема устройства. Устройство содержит первый и второй счетчики 1 и 2, коммутатор 3, элемент ИЛИ 4 и регистр 5 пам ти. Счетные входы счетчиков 1 и 2 образуют информационные входы устройства . Выход старшего разр да счетчика 1 соединен с входом сброса счетчика 2, входом первого знакового разр да регистра 5 пам ти и первым управл ющим входом коммутатора 3. Аналогично выход старшего разр да счетчика 2 соединен с входом сброса счетчика 1, ходом второго знакового разр да регистра 5 пам ти и вторым управл ющим входом коммутатора 3. Выходы второго стар лего разр да счетчиков 1 и 2 соединены с входами элемента ИЛИ 4, выход которого соединен с входом сброса регистра 5 пам ти. Выходы разр дов первогои второго счетчика подключены соотве ственно к информационньл входам п вой и второй групп коммутатора 3, выходы коммутатора 3 соединены соо ветственно с информационными входам регистра 5 пам ти. Устройство работает следукщим образом. В исходном состо нии счетчики 1 и 2 и регистр 5 пам ти обнулены, на выходах счетчиков 1 и 2, элемента ИЛИ 4 и коммутатора 3 - нуле вые сигналы. При поступлении на входы устрой ства последовательностей импульсов частоты F и 2 счетчики 1 и 2 про извод т подсчет входных импульсов. Под полным циклом N счетчика понимаетс число импульсов до по влени единицы в его старшем разр де . Предположим, 4ifeF f и первой по вл етс единица в старшем разр де счетчика 1. Это происходит через интервал времени Т 1/ Р N . По этому признаку записываетс единица в первый знаковый разр д регистра 5 пам ти, значение P2-T NF2/F , накопленное в счетчике 2, переноситс коммутатором 3 в регистр 5 пам ти. В случае первым заканчивает свой цикл счетчик 2. В момент времени Т 1/F2N из счетчика 1 переноситс накопленное в нем числр F -TrNF./Fj. Таким образом, в регистре 5 пам ти образуетс величина, пропорциональна модулю отношени двух частот входных импульсных последовательностей , а коды в знаковых разр дах 10 и 01 соответствуют значени м Fj/F и F,, /Fj . Элемент ИЛИ 4 осуществл ет сброс регистра 5 пам ти незадолго до обнулени результата. Таким образом, предлагаемое устройство по сравнению с прототипом имеет более широкую область применени за счет расширени диапазонов относительно изменени частот входных последовательностей.