PL178997B1 - Sposób testowania poprawnosci dzialania pamieci sprzezonej z modulem PL PL PL - Google Patents

Abstract

1. Sposób testowania poprawnosci dzialania pamieci sprzezonej z modulem, w którym to spo- sobie podaje sie okreslone wstepnie dane jako dane wejsciowe do modulu, porównuje sie te okreslone wstepnie dane wewnetrznie w module, z danymi przechowywanymi w pamieci oraz wy- twarza sie wyjsciowy sygnal weryfikacyjny modulu, znamienny tym, ze wpisuje sie dane testowe do pamieci (2), szyfruje sie okreslone wstepnie dane przed ich doprowadzeniem jako dane wejsciowe i porównuje sie zaszyfrowane okreslone wstepnie dane z danymi testowymi przechowywanymi w pamieci (2), przy czym jako modul stosuje sie uklad scalony (1), a na podstawie wyjsciowego sygnalu weryfikacyjnego okresla sie poprawnosc lub niepoprawnosc funkcji zapisu sprzezonej z ukladem scalonym (1) pamieci (2) i jej wlasnosci zapamietywania. PL PL PL

Description

Przedmiotem wynalazku jest sposób testowania poprawności działania pamięci sprzężonej z modułem.

Pamięć jest zwykle pamięcią o niezmiennej zawartości, czyli pamięcią stałą ROM lub pamięcią, której zawartość może być zmieniana, na przykład elektrycznie programowanąpamięcią stałą EPROM lub pamięcią o dostępie swobodnym RAM.

W wielu przypadkach występuje konieczność testowania pamięci zawierającej określoną informację. Przykładem jest wykorzystanie kart kredytowych z obwodami scalonymi, znanych jako karty inteligentne. Zwykle pamięć karty inteligentnej testuje się przez dołączenie karty do czytnika, odczytanie zawartości pamięci i dokonanie kontroli odczytanej treści, ewentualnie przez sprawdzenie sumy kontrolnej lub przez porównanie odczytanej treści z danymi, które powinny występować. Często zawartość pamięci jest poufna i możliwe jest uzyskanie przez osoby nieupoważnione dostępu do informacji przez symulację testu pamięci.

W opisie patentowym nr EP 0215464 przedstawiono układ scalony zawierający pamięć stałą, przeznaczoną tylko do odczytu, której wyjście jest niedozwolone dla zewnętrznego terminalu oraz układ porównujący do porównywania danych odczytanych z pamięci stałej z danymi doprowadzonymi do zewnętrznego terminalu. Wynik porównania zostaje doprowadzony do zewnętrznego terminalu.

Ponadto, z opisu patentowego nr EP 0267114 znany jest układ scalony zawierający pamięć programowalną elektrycznie. Dane z urządzenia wejścia/wyjścia sądekodowane i porównywane w komparatorze z wyjęciem pamięci.

Sposób według wynalazku jest przeznaczony do testowania poprawności działania pamięci sprzężonej z modułem. Zgodnie z tym sposobem podaj e się określone wstępnie dane jako dane wejściowe do modułu, porównuje wewnętrznie te określone wstępnie w module z danymi przechowywanymi w pamięci oraz wytwarza się wyjściowy sygnał weryfikacyjny modułu. Sposób tego rodzaju charakteryzuje się tym, że wpisuje się dane testowe do pamięci, szyfruje się określone wstępnie dane przed ich doprowadzeniem jako dane wejściowe i porównuje się zaszyfrowane określone wstępnie dane z danymi testowymi przechowywanymi w pamięci. Jako moduł stosuje się układ scalony, a na podstawie wyjściowego sygnału weryfikacyjnego określa się poprawność lub niepoprawność funkcji zapisu sprzężonej z układem scalonym pamięci i jej własności zapamiętywania.

Korzystnym jest, że zaszyfrowane określone wstępnie dane doprowadza się jako pierwsze dane wejściowe do komparatora stanowiącego część układu scalonego, w którym zawartość pamięci przekazuje się jako drugie dane wejściowe do komparatora, przy czym za pomocą tego komparatora porównuje się dane doprowadzone do dwóch jego wejść i generuje się weryfikacyjny sygnał wyjściowy identyfikujący porównanie jako poprawne lub niepoprawne. Dane testowe doprowadza się do wejścia zapisowego pamięci i przechowuje się je tymczasowo w tej pamięci przed ich doprowadzeniem do drugiego wejścia komparatora. Sygnał weryfikacyjny generuje się

178 997 z opóźnieniem czasowym. Porównywanie wspomnianych danych przeprowadza się za pomocą zaprogramowanego mikroprocesora układu scalonego. Jako układ scalony stosuje się część modułu zawierającą co najmniej jeden obwód scalony z pamięcią i mikroprocesorem. Jako układ scalony stosuje się kartę inteligentną.

W odmiennym wykonaniu sposób testowania poprawności działania pamięci sprzężonej z modułem charakteryzuje się tym, szyfruje się określone wstępnie dane przed ich doprowadzeniem jako dane wejściowe i porównuje się zaszyfrowane określone wstępnie dane z danymi przechowywanymi w pamięci, przy czym na podstawie wyniku porównania weryfikuje się poprawność lub niepoprawność zawartości pamięci.

Korzystnym jest, że zaszyfrowane określone wstępnie dane doprowadza się jako pierwsze dane wejściowe do komparatora stanowiącego część modułu, przy czym zawartość pamięci przekazuje się jako drugie dane wejściowe do komparatora, a ponadto za pomocą komparatora porównuje się dane doprowadzone do dwóch jego wejść i generuje się weryfikacyjny sygnał wyjściowy identyfikujący porównanie jako poprawne lub niepoprawne. Dane zawarte w pamięci obejmuje dane rezydentne tej pamięci. Dla testowania funkcji zapisowej pamięci dane przechowywane w tej pamięci zawierajądane testowe, które podaje się jako dane wejściowe do modułu i zapisuje się w pamięci przed porównywaniem. Jako pamięć stosuje się modyfikowałną elektrycznie pamięć, przy czym dane testowe doprowadza się do wejścia zapisowego tej pamięci i przechowuje się je tymczasowo w tej pamięci przed doprowadzeniem ich do drugiego wejścia komparatora. Sygnał weryfikacyjny generuje się z opóźnieniem czasowym. Porównywanie wspomnianych danych przeprowadza się za pomocą zaprogramowanego mikroprocesora. Korzystnie, stosuje się moduł zawierający co najmniej jeden układ scalony włącznie z pamięcią i mikroprocesorem. Co najmniej jako jeden układ scalony stosuje się kartę inteligentną.

Sposób według wynalazku zapewnia otrzymywanie wyjściowej informacji weryfikacyjnej o poprawności lub niepoprawności zawartości pamięci. Możliwe jest również sprawdzenie działania funkcji zapisowej pamięci o elektrycznie zmienianej zawartości. Przy stosowaniu tego sposobu z wewnętrznym porównaniem, zawartość pamięci nie jest dostępna bezpośrednio z zewnątrz. Jedyną informacją wyjściową jest sygnał weryfikacyjny. Zastosowane szyfrowanie wprowadzanych danych zapewnia, że dane wejściowe nie mają przejrzystej korelacji z zawartością pamięci. Przy szyfrowaniu stosuje się poufny algorytm.

Przedmiot wynalazku objaśniono w nawiązaniu do schematu blokowego układu przedstawionego na rysunku, który to układ jest przystosowany do przeprowadzania sposobu według wynalazku.

Na rysunku przedstawiono układ scalony 1 zaopatrzony w pamięć 2 w postaci pamięci stałej programowalnej elektrycznie EEPROM, zawierającej określone dane, która to pamięć 2 jest sprzężona z komparatorem 3, na przykład w postaci mikroprocesora zaprogramowanego do realizacji porównywania danych. Interfejs 4 połączony ze światem zewnętrznym reprezentowany jest przez linię przerywaną. Interfejs 4 zaopatrzony jest w trzy porty: port wyjściowy 5, port adresowo/sterujący 6 i port wejściowy 7, przez które sygnały przechodzą tam i z powrotem między układem scalonym 1 i światem zewnętrznym. Trasa wewnętrzna od portu wejściowego 7 rozdziela się na dwie ścieżki: ścieżkę zapisu 8 danych wejściowych, dochodzącą do pamięci 2 i ścieżkę odczytu 9 danych wejściowych, dochodzącą do komparatora 3.

Proces testowania realizuje się przez wprowadzenie danych programowych do układu scalonego 1 i dokonanie wewnętrznego porównywania za pomocą komparatora 3. Dane programowe są generowane za pomocą środków zewnętrznych (nie przedstawiono) i przekazywane do komparatora 3 przez port wejściowy 7 i ścieżkę odczytu 9 danych wejściowych. Odpowiednie dane zapamiętane w pamięci 2 przekazywane są do komparatora 3 poprzez ścieżkę odczytu 10 danych przechowywanych w pamięci 2. W komparatorze są porównywane dane dochodzące z tych dwóch ścieżek, ścieżki odczytu 9 danych wejściowych i ścieżki odczytu 10 danych zapisanych w pamięci 2, a wynik porównywania jest przekazywany do świata zewnętrznego przez port wyjściowy 5 za pomocą sygnału weryfikacyjnego identyfikującego porównanie jako poprawne (pass) lub niepoprawne (faił). Sposób ten zapobiega opróżnieniu zawartości pamięci układu sca

178 997 lonego 1 w którymkolwiek momencie, a zatem zapewnia wysoki stopień ochrony. Adresy odczytu i sygnały sterujące sąkorzystnie generowane za pomocą środków zewnętrznych (nie przedstawiono) i wprowadzane do układu scalonego przez port adresowo/sterujący 6 interfejsu 4. Sygnały adresowo/sterujące przechodzą do pamięci i sterują przepływem danych z pamięci 2 do komparatora 3 w sposób konwencjonalny.

W odmiennym wykonaniu (nie przedstawiono) port wyjściowy 5 i port wejściowy 7 połączono w pojedynczy multipleksowany port odczytowo/zapisowy, a port adresowo/sterujący 6 pominięto. Sygnały adresowe i sterujące, które w innych przypadkach mogłyby wykorzystywać port adresowo/sterujący 6 wprowadzano na zasadzie multipleksowania przez subport połączonego portu wyjściowego i wejściowego oraz ścieżkę zapisu.

Ten schemat postępowania umożliwia również testowanie funkcji zapisu pamięci modyfikowalnej elektrycznie dzięki możliwości wpisywania do pamięci 2 danych testowych za pośrednictwem portu wejściowego 7 w interfejsie 4 i ścieżki zapisu 8 danych wejściowych. Poprawność zapisu następnie sprawdzano w sposób już opisany, również pod kontrolą sygnałów adresowo/sterujących. W ten sposób można sprawdzić takie właściwości jak trwałość, czas zapamiętywania i granice komórek pamięci.

Przykład I. Z zastosowaniem układu przedstawionego na rysunku przeprowadzono proces testowania poprawności działania modyfikowanej elektrycznie pamięci zespolonej z układem scalonym. Wpisano dane testowe do pamięci 2 i podano określone wstępnie dane do układu scalonego 1, następnie porównano wewnętrznie te dane za pomocą komparatora 3 w układzie scalonym 1 z danymi testowymi przechowywanymi w pamięci 2 oraz wygenerowano wyjściowy sygnał weryfikacyjny za pomocąukładu scalonego 1. Na podstawie wyjściowego sygnału weryfikacyjnego stwierdzano poprawność lub niepoprawność funkcji zapisowej i właściwości zapamiętywania pamięci. W ten sposób testowano funkcję zapisową i właściwości zapamiętywania pamięci modyfikowalnej elektrycznie.

Przykład II. Przeprowadzono proces testowania zawartości pamięci przyporządkowanej mikroprocesorowi w module, przy czym doprowadzono określone wstępnie dane w charakterze informacji wejściowej do modułu, poddano zaszyfrowaniu te określone wstępnie dane, porównano zaszyfrowane określone wstępnie dane wewnątrz modułu z danymi przechowywanymi w pamięci i otrzymano na wyjściu modułu wyjściową informację weryfikacyjną o poprawności lub niepoprawności zawartości pamięci przy porównaniu.

Jako dane przechowywane w pamięci zastosowano dane rezydujące trwale lub częściowo trwale w tej pamięci, korzystnie dane programowe i/lub inicjalizacyjne, ewentualnie dane wpisane do pamięci w pierwszym etapie sposobu testowania.

Jako moduł zastosowano układ scalony zawierający pamięć i mikroprocesor, ewentualnie zestaw układów scalonych połączonych fizycznie przez zamknięcie we wspólnej obudowie. Korzystnie jako moduł stosowano układ scalony karty inteligentnej. Przy stosowaniu wewnętrznego porównania zawartość pamięci nie jest dostępna bezpośrednio z zewnątrz. Jedyną informację wyjściową stanowi sygnał weryfikacyjny.

Dla zapobieżenia przestępczym próbom określenia zawartości pamięci polegającym na automatycznym wprowadzaniu kolejnych zestawów danych testowych zmienianej systematycznie zawartości aż do wskazania w sygnale weryfikacyjnym, że zawartość pamięci odpowiada danym wejściowym, zastosowano takie programowanie mikroprocesora, że z określonym opóźnieniem wyprowadzano każdy wyjściowy sygnał weryfikacyjny, potwierdzający lub nie. Zastosowano opóźnienie między kolejnymi sygnałami rzędu mikrosekund lub sekund.

W obydwu przedstawionych przykładach, dla zapobieżenia przestępczemu kontrolowaniu pamięci zastosowano szyfrowanie wprowadzanych danych, korzystnie przez uruchomienie poufnego algorytmu przed porównaniem. Dzięki temu dane wejściowe nie miały przejrzystej korelacji z zawartością pamięci. Algorytm lub klucz do niego różni się między poszczególnymi partiami kart inteligentnych.

Stwierdzono, że nadal możliwe są przestępcze starania dostępu do zawartości pamięci przez pełne testowanie wszystkich możliwych kombinacji pamięci. Stwierdzono, że jest to tym

178 997 trudniejsze, im rzadziej generowany jest sygnał poprawne/niepoprawne (pass/fail). Na przykład jeżeli sygnał poprawne/niepoprawne generowany jest po odczycie 8-bitowego bajtu, to do pełnego przetestowania bajtu potrzeba 256 odczytów. Jeżeli natomiast generacja sygnału poprawne/niepoprawne następuje dopiero po odczycie słowa 16-bitowego, to do pełnego przetestowania słowa potrzeba maksimum 65536 odczytów. Podobnie słowo 32-bitowe wymaga do pełnego przetestowania 4294967296 odczytów. Przy wykorzystaniu tego sposobu podejścia można spowodować nieużyteczność testowania pełnego do wydzielenia zawartości pamięci.

Dodatkowym zabezpieczeniem jest stosowanie testowanych słów wychodzących poza granice strony pamięci, ewentualnie w zmiennym stopniu.

Departament Wydawnictw UP RP. Nakład 60 egz.

Cena 2,00 zł.

Claims (16)

1. Zastrzeżenia patentowe

   1. Sposób testowania poprawności działania pamięci sprzężonej z modułem, w którym to sposobie podaje się określone wstępnie dane jako dane wejściowe do modułu, porównuje się te określone wstępnie dane wewnętrznie w module, z danymi przechowywanymi w pamięci oraz wytwarza się wyjściowy sygnał weryfikacyjny modułu, znamienny tym, że wpisuje się dane testowe do pamięci (2), szyfruje się określone wstępnie dane przed ich doprowadzeniem jako dane wejściowe i porównuje się zaszyfrowane określone wstępnie dane z danymi testowymi przechowywanymi w pamięci (2), przy czym jako moduł stosuje się układ scalony (1), a na podstawie wyjściowego sygnału weryfikacyjnego określa się poprawność lub niepoprawność funkcji zapisu sprzężonej z układem scalonym (1) pamięci (2) i jej własności zapamiętywania.
2. 2. Sposób według zastrz. 1, znamienny tym, że zaszyfrowane określone wstępnie dane doprowadza się jako pierwsze dane wejściowe do komparatora (3) stanowiącego część układu scalonego (1), w którym zawartość pamięci (2) przekazuje się jako drugie dane wejściowe do komparatora (3), przy czym za pomocą tego komparatora (3) porównuje się dane doprowadzone do dwóch jego wejść i generuje się weryfikacyjny sygnał wyjściowy identyfikujący porównanie jako poprawne lub niepoprawne.
3. 3. Sposób według zastrz. 2, znamienny tym, że dane testowe doprowadza się do wejścia zapisowego pamięci (2) i przechowuje się je tymczasowo w tej pamięci (2) przed ich doprowadzeniem do drugiego wejścia komparatora (3).
4. 4. Sposób według zastrz. 2, znamienny tym, że sygnał weryfikacyjny generuje się z opóźnieniem czasowym.
5. 5. Sposób według zastrz. 2, znamienny tym, że porównywanie wspomnianych danych przeprowadza się za pomocą zaprogramowanego mikroprocesora układu scalonego (1).
6. 6. Sposób według zastrz. 5, znamienny tym, że jako układ scalony (1) stosuje się część modułu zawierającą co najmniej jeden obwód scalony z pamięcią (2) i mikroprocesorem.
7. 7. Sposób według zastrz. 6, znamienny tym, że jako układ scalony stosuje się kartę inteligentną.
8. 8. Sposób testowania poprawności działania pamięci sprzężonej z modułem, w którym to sposobie podaje się określone wstępnie dane jako dane wejściowe do modułu, porównuje się te określone wstępnie dane wewnętrznie w module, z danymi przechowywanymi w pamięci oraz wytwarza się wyjściowy sygnał weryfikacyjny modułu, znamienny tym, że szyfruje się określone wstępnie dane przed ich doprowadzeniem jako dane wejściowe i porównuje się zaszyfrowane określone wstępnie dane z danymi przechowywanymi w pamięci (2), przy czym na podstawie wyniku porównania weryfikuje się poprawność lub niepoprawność zawartości pamięci.
9. 9. Sposób według zastrz. 8, znamienny tym, że zaszyfrowane określone wstępnie dane doprowadza się jako pierwsze dane wejściowe do komparatora (3) stanowiącego część modułu, przy czym zawartość pamięci (2) przekazuje się jako drugie dane wejściowe do komparatora (3), a ponadto za pomocą komparatora (3) porównuje się dane doprowadzone do dwóch jego wejść i generuje się weryfikacyjny sygnał wyjściowy identyfikujący porównanie jako poprawne lub niepoprawne.
10. 10. Sposób według zastrz. 8 albo 9, znamienny tym, że dane zawarte w pamięci (2) obejmuje dane rezydentne tej pamięci (2).
11. 11. Sposób według zastrz. 8 albo 9, znamienny tym, że dla testowania funkcji zapisowej pamięci (2) dane przechowywane w tej pamięci (2) zawierajądane testowe, które podaje się jako dane wejściowe do modułu i zapisuje się w pamięci przed porównywaniem.

    178 997
12. 12. Sposób według zastrz. 11, znamienny tym, że jako pamięć (2) stosuje się modyfikowalną elektrycznie pamięć, przy czym dane testowe doprowadza się do wejścia zapisowego tej pamięci (2) i przechowuje się je tymczasowo w tej pamięci przed doprowadzeniem ich do drugiego wejścia komparatora (3).
13. 13. Sposób według zastrz. 12, znamienny tym, że sygnał weryfikacyjny generuje się z opóźnieniem czasowym.
14. 14. Sposób według zastrz. 13, znamienny tym, że porównywanie wspomnianych danych przeprowadza się za pomocą zaprogramowanego mikroprocesora.
15. 15. Sposób według zastrz. 14, znamienny tym, że stosuje się moduł zawierający co najmniej jeden układ scalony (1) włącznie z pamięcią (2) i mikroprocesorem.
16. 16. Sposób według zastrz. 15, znamienny tym, że co najmniej jako jeden układ scalony (1) stosuje się kartę inteligentną.

    * * *