PL152304B2 - Układ do przyspieszenia pracy komputerowego systemu zbierania i przetwarzania danych - Google Patents

Description

RZECZPOSPOLITA

POLSKA

OPIS PATENTOWY PATENTU TYMCZASOWEGO

152 304

Patent tymczasowy dodatkowy do patentu nr--Zgłoszono: θ9 01 26 (P. 277381)

Pierwszeństwo —-

Int. Cl.^s G06F 15/74

URZĄD

PATENTOWY

RP

Zgłoszenie ogłoszono: 89 10 30

Opis patentowy opublikowano: 1991 04 30

CZUELHIA 0 G θ t Ul

Twórca wynalazku: Janusz Baczyński

Uprawniony z patentu tymczasowego: Uniwersytet Łódzki, Łódź (Polska)

UKŁAD DO PRZYSPIESZENIA PRACY KOMPUTEROWEGO SYSTEMU ZBIERANIA I PRZETWARZANIA DANYCH

Przedmiotem wynalazku jest układ do przyspieszenia pracy komputerowego systemu zbierania i przetwarzania danych, mający szczególne zastosowanie w zestawach modularnej komputerowej aparatury kontrolno- pomiarowej stosowanej w laboratoriach fizycznych, technicznych, przemysłowych, itd.

Znane do tego celu układy są przykładowo opisane przez: J. Lipowskiego, H. Małysiaka, B. Pochopienia, P. Podsiadło i E. Wróbla w książce pt. Modułowe systemy mikrokomputerowe wydanej przez Wydawnictwo Naukowo-Techniczne - Warszawa - 19Θ4.

Znany układ, zwany też sterownikiem DMA (ang. direct memory access controller - sterownik bezpośredniego dostępu do pamięci), zawiera wielobitowe rejestry oraz blok sterujący, którego zadaniem jest sterowanie układem i wysyłanie sygnału HOŁD do procesora mikrokomputerowego systemu.

Działanie znanego układu polega na tym, że w odpowiednich rejestrach sterownika DMA umieszcza się informacje niezbędne do planowanego przesyłania informacji, a następnie na zewnętrzny sygnał DMAREQ blok sterujący sterownika wysyła do procesora systemu sygnał HDLD żądania zawieszenia pracy przez procesor. Procesor po przyjęciu sygnału HOŁD.i zakończeniu aktualnie realizowanej operacji rozkazowej przechodzi w stan zawieszenia, pozostając w nim aż do momentu zniknięcia sygnału DMAREQ wymuszającego utrzymywanie sygnału HOŁD na magistrali systemu. Procesor w stanie zawieszenia zwalnia magistralę'systemu do dyspozycji bloku sterującego układu DMA, który przejmuje kontrolę nad wszelką wymianą danych między układami systemu. Prędkość transmisji danych w stanie zawieszenia procesora jest praktycznie uwarunkowana jedynie przez tzw. czas dostępu w układach wymieniających dane i szybkość układu DMA.

152 304

152 304

Inny znany układ do przyspieszenia pracy komputerowego systemu zbierania i przetwarzania danych zawiera uniwibrator generujący do procesora systemu sygnał WAIT; jest to w zasadzie układ zawsze integralnie związany-z urządzeniem zewnętrznym typu 1/0 - wejście/wyjście, np. drukarką.

Działanie tego znanego układu polega na tym, że z chwilą rozpoznania przez dekoder adresu urządzenia zewnętrznego 1/0, iż procesor- systemu zwraca się do niego' uaktywniony jest uniwibrator generujący do procesora sygnał WAIT, wstrzymujący na czas trwania sygnału WAIT wykonywanie dalszej fazy rozpoczętej operacji-rozkazowej. Przyspieszenie pracy ' systemu osiąga się tu poprzez zwalnianie pracy procesora tylko -w okresach czasu, gdy zwraca się on do urządzeń tego wymagających. Dzięki takiemu rozwiązaniu, przez pozostały czas procesor systemu może działać z maksymalną prędkością, a nie z prędkością determinowaną przez najwolniejsze urządzenie całego systemu.

Niedogodnością znanego układu DMA jest to, że jego - konfiguracja jest ukierunkowana na stworzenie możliwości przejęcia sterowania nad magistralą komputerowego systemu zbierania i przetwarzania danych przez nadrzędny system komputerowy lub inny zewnętrzny system sterujący. Układ DMA jest przeznaczony dla realizacji szybkich przesłań dużych bloków danych między pamięcią systemu a urządzeniami zewnętrznymi, np. dyskami, pamięciami zewnętrznymi , itp.

Niedogodnością znanego układu uniwibratorowego do generowania sygnału WAIT jest to, że może być wykorzystany wyłącznie do zwalniania szybkości działania procesora systemu podczas operacji rozkazowych skierowanych do bloków wymagających wydłużenia czasu trwania odpowiedniej sekwencji - rozkazu. Żaden więc -z opisanych układów nie daje możliwości zwiększenia szybkości zbierania danych (np. z przetworników A/C - analogowo/cyfrowych) oraz ich przetwarzania w czasie rzeczywistym.

Istotą układu według wynalazku jest to, że ma dekoder rozkazu odczytu połączony z wejściem wpisującym przerzutnika typu D, połączonego z wzmacniaczem. Wejście zerujące przerzutnika typu D jest połączone z logiczną bramką typu AND, a wejście danych tego przerzutnika jest połączone z przerzutnikiem typu RS. Przerzutnik ten jest połączony z sterującym blokiem, połączonym z logiczną bramką, przy czym sterujący blok i dekoder rozkazu odczytu są połączone odrębnie z magistralą systemu. Wzmacniacz jest połączony z procesorem systemu, a logiczna bramka jest połączona odrębnym wejściem bezpośrednio lub poprzez magistralę systemu z blokiem zbierania danych.

Zaletą układu według wynalazku jest to, że dzięki wprowadzeniu do komputerowego systemu zbierania i przetwarzania danych: dekodera rozkazu odczytu oraz dwu przerzutników, wzmacniacza, bramki logicznej typu AND i bloku sterującego, osiąga się znaczne przyśpieszenie procesu przesyłania informacji z bloku zbierania danych (np. konwertera A/C) do pamięci komputerowego systemu, co np. pozwala wydatnie zmniejszyć tzw. czas martwy zestawów aparaturowych do automatycznej analizy impulsów elektrycznych. Takie rozwiązanie układowe pozwala na skrócenie odpowiednich procedur programowych sterujących pobieraniem danych i przesyłaniem ich do pamięci systemu, poprzez usunięcie z tych procedur sekwencji rozkazowych synchronizujących cykl odczytu przez procesor informacji z bloku zbierania danych, z gotowością tego bloku do przesłania zebranej informacji.

Przedmiot wynalazku jest pokazany w przykładzie wykonania na rysunku przedstawiającym schemat elektryczny układu zastosowanego w komputerowym systemie zbierania i przetwarzania danych CAMAC.

Układ według wynalazku ma dekoder 1 rozkazu odczytu połączony z magistralą 2 komputerowego systemu zbierania i przetwarzania danych. Wyjście dekodera 1 jest połączone z wejściem wpisującym przerzutnika 3 typu D, którego wyjście jest połączone z wejściem wzmacniacza 4. Wyjście wzmacniacza 4 jest połączone z wejściem - “WAIT” zawieszania pracy procesora 5 systemu. Wejście zerujące przerzutnika 3 jest połączone z wyjściem logicznej bramki 6 typu AND, której jedno wejście jest połączone z - linią- odpowiedzi magistrali 2, lub bezpośrednio z wyjściem żądania obsługi” bloku 7 zbierania danych, przykładowo konwertera A/C. Pozostałe wejścia bra152 304 mki 6 są odpowiednio połączone: z sterującym blokiem Θ oraz z dodatkowymi zerującymi wejściami układu. Wejście danych przerzutnika 3 jest połączone z wyjściem przerzutnika 9 typu RS, którego wejście zerujące i ustawiające jest połączone z blokiem Θ. Wejścia bloku 8 są połączone z liniami sterującymi magistrali 2.

Działanie tego układu polega na tym, że z chwilą wygenerowania przez procesor systemu 5 na magistralę 2 operacji rozkazowej.odczytu skierowanej do · układu 7 zbierania danych (np. przetwornika A/C), dekoder 1 generuje sygnał· -zapisu do przerzutnika 3 przepisujący na wyjście tego· przerzutnika stan·logiczny występujący na ' jego wejściu danych. Jeśli na wyjściu przerzutnika 9, a więc i na wejściu danych przerzutnika 3 występował stan logiczny 1, to na wyjściu wzmacniacza 4 pojawia się sygnał WAIT wstrzymujący pracę procesora 5, a więc następuje zawieszenie dalszej realizacji rozpoczętej operacji rozkazowej. Procesor pozostaje w stanie zawieszenia aż do chwili wyzerowania poprzez bramkę 6 przerzutnika 3: sygnałem z wyjścia żądania obsługi bloku 7, przesłanego do wejścia bramki 6 bezpośrednio lub sygnałem z linii odpowiedzi magistrali 2. Z chwilą wyzerowania przerzutnika 3 znika sygnał WAIT i procesor kontynuuje rozpoczętą operację rozkazową, odczytu informacji z bloku 7, a następnie zapisuje odczytaną informację do pamięci systemu i ponownie przechodzi do operacji odczytu danych z bloku 7, nie sprawdzając czy w bloku 7 jest następna dana gotowa do odczytu. Gdy blok 7 nie jest gotów do odczytu, wówczas następuje zawieszenie pracy procesora 5. Jeśli blok 7 ma gotową daną.do odczytu, wówczas sygnał z jego wyjścia żądania obsługi poprzez bramkę 6 wymusza na wejściu zerującym przerzutnika 3 stan logiczny 0, nie dopuszczając do ustawienia przez dekoder 1 wyjścia tego przerzutnika w stan logiczny 1, a tym samym wygenerowania sygnału WAIT. Blok Θ pozwala ustawiać rozkazami procesora. 5 wyjście przerzutnika 9 w stan logiczny 1 lub 0 odpowiednio: blokując lub odblokowując możliwość generowania w układzie sygnału WAIT. Ponadto przy załączeniu układu do' zasilania blok Θ samoczynnie zeruje poprzez bramkę 6 przerzutnik 3, co nie dopuszcza do zawieszenia pracy systemu. Dodatkowe wejścia zerujące układu pozwalają na zewnętrzne przerwania stanu zawieszenia procesora 5, poprzez skasowanie sygnału WAIT.

Claims (1)

1. Zastrzeżenie patentowe

   Układ do przyspieszenia pracy komputerowego systemu zbierania i przetwarzania danych, zawierający magistralę systemu odrębnie połączoną z procesorem systemu, oraz blokiem zbierania danych, znamienny tym, że ma dekoder (1) rozkazu odczytu połączony z wejściem wpisującym przerzutnika (3) typu D, połączonego ze wzmacniaczem (4) i wejściem zerującym połączonego z logiczną bramką (6), a wejściem danych połączonego z przerzutnikiem (9) połączonym ze sterującym blokiem (8) połączonym z bramką (6), przy czym dekoder (1) i blok (8) są połączone odrębnie z magistralą (2) systemu, wzmacniacz (4) jest połączony z procesorem (5) systemu, a bramka (6) jest połączona odrębnym wejściem bezpośrednio lub poprzez magistralę (2) z blokiem (7) zbierania danych.

   152 304

   Zakład Wydawnictw UP RP. Nakład 100 egz.

   Cena 3000 zł