PL146322B2 - Synchronous r-s flip-flop circuit arrangement with strobed setting input - Google Patents

Synchronous r-s flip-flop circuit arrangement with strobed setting input Download PDF

Info

Publication number
PL146322B2
PL146322B2 PL25885786A PL25885786A PL146322B2 PL 146322 B2 PL146322 B2 PL 146322B2 PL 25885786 A PL25885786 A PL 25885786A PL 25885786 A PL25885786 A PL 25885786A PL 146322 B2 PL146322 B2 PL 146322B2
Authority
PL
Poland
Prior art keywords
input
trigger
flip
asynchronous
flop
Prior art date
Application number
PL25885786A
Other languages
English (en)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to PL25885786A priority Critical patent/PL146322B2/pl
Publication of PL146322B2 publication Critical patent/PL146322B2/pl

Links

Landscapes

  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

Przedmiotem wynalazku jest uklad asynchroniczny przerzutnika typu RS ze strobowanym wejsciem ustawiajacym zbudowany na bazie przerzutnika D wyzwalanego zboczem.Znane sa rozwiazania z zastosowaniem prostego przerzutnika typu RS o dwóch asynchroni¬ cznych wejsciach ustawiajacym i zerujacym, gdzie do wytwarzania sygnalu strobujacego sygnal ustawiajacy przerzutnik uzyto przerzutnika monostabilnego wyzwalanego zboczem sygnalu synchronizujacego.Wada znanych rozwiazan jest koniecznosc stosowania dodatkowego przerzutnika monosta¬ bilnego oraz niekorzystne opóznienie chwili strobowania w stosunku do wyznaczonego zbocza sygnalu synchronizujacego.W ukladzie wedlug wynalazku wyjscie zanegowane zastosowanego przerzutnika D jest pola¬ czone z asynchronicznym wejsciem ustawiajacym przerzutnika D. Uklad wyposazony jest w asynchroniczne wejscie zerujace polaczone z wejsciem zerujacym przerzutnika D, w wejscie usta¬ wiajace polaczone z synchronicznym wejsciem przerzutnika D oraz wejscie zegarowe polaczone z wejsciem synchronizujacym przerzutnika D. Wyjscie uzyskanego w ten sposób przerzutnika typu RS polaczona jest z prostym wyjsciem przerzutnika D.W ukladzie alternatywnym wyjscie proste zastosowanego przerzutnika D jest polaczone z asynchronicznym wejsciem zerujacym przerzutnika D. Uklad wyposazony jest ponadto w asyn¬ chroniczne wejscie zerujace polaczone z asynchronicznym wejsciem ustawiajacym przerzutnika D, w wejscie ustawiajace polaczone z synchronicznym wejsciem przerzutnika D oraz wejscie synchro¬ nizujace polaczone z wejsciem synchronizujacym przerzutnika D. Wyjscie przerzutnika typu RS utworzonego ta droga polaczone jest z zanegowanym wyjsciem przerzutnika D.Dzieki rozwiazaniu wedlug wynalazku uklad asynchronicznego przerzutnika typu RS ze strobowanym wejsciem ustalajacym stal sie prosty i charakteryzuje sie dobrymi parametrami dynamicznymi oraz oszczednoscia elementów.Wynalazek jest blizej objasniony na podstawie przykladowych ukladów przedstawionych na rysunku, na którym fig. 1 ilustruje uklad przerzutnika RS ze strobowanym wejsciem uastawiajacym aktywnym w stanie wysokim, zas fig. 2 — uklad przerzutnika RS ze strobowanym wejsciem ustawiajacym aktywnym w stanie niskim.2 146 322 W ukladzie przedstawionym na fig. 1 wyjscie zanegowane Od przerzutnika D jest polaczone z asynchronicznym wejsciem ustawiajacym PR przerzutnika D, sygnal ustawiajacy S przerzutnika typu RS jest polaczony do wejscia synchronicznego D przerzutnika D, sygnal synchronizujacy CLK przerzutnika typu RS jest doprowadzony do wejscia synchronizujacego CLKd przerzutnika D zas asynchroniczny sygnal zerujacy R przerzutnika RS jest doprowadzony do asynchronicznego wejs¬ cia zerujacego CLR przerzutnika D. Wyjscie D przerzutnika typu RS wyprowadza sie z wyjscia prostego Od przerzutnika D.Wejscie ustawiajace S przerzutnika typu RS jest aktywne w stanie wysokim. Wystapienie zbocza dodatniego sygnalu synchronizujacego CLK podczas aktywnosci sygnalu na wejsciu usta¬ wiajacym S wywoluje ustawienie wyjscia Od w stan wysoki. Sygnal niski na wyjsciu Od doprowa¬ dzony do wejscia PR powoduje zablokowanie wplywu wejscia dynamicznego do chwili wyzerowa¬ nia przerzutnika. Asynchroniczne wejscia zerujace R przerzutnika typu RS jest aktywne w stanie niskim.W ukladzie alternatywnym przedstawionym na fig. 2 wyjscie proste Od przerzutnika D jest polaczone z wejsciem zerujacym CLR przerzutnika D, zas asynchroniczny sygnal zerujacy R przerzutnika typu RS jest doprowadzony do wejscia ustawiajacego PR przerzutnika D. Wyjscie O przerzutnika RS wyprowadza sie z wyjscia zanegowanego Od przerzutnika D.Dzialanie ukladu wedlug fig. 2 rózni sie od ukladu wedlug fig. 1 tym, ze strobowany sygnal ustawiajacy S przerzutnika RS jest aktywny w stanie niskim.Zastrzezenia patentowe 1. Uklad asynchronicznego przerzutnika typu RS ze strobowanym wejsciem ustawiajacym zbudowany na bazie przerzutnika D wyzwalanego zboczem, posiadajacego asynchroniczne wejscia ustawiajace i zerujace oraz komplementarne wyjscia proste i zanegowane, znamienny tym, ze wyjscie zanegowane (Od) przerzutnika D jest polaczone z asynchronicznym wejsciem ustawiajacym (PR) przerzutnika D a ponadto uklad wyposazony jest w asynchroniczne wejscie zerujace (R) polaczone z asynchronicznym wejsciem zerujacym (CLR) przerzutnika D, wejscie ustawiajace (S) polaczone z synchronicznym wejsciem (D) przerzutnikaD oraz wejscie zegarowe (CLK) polaczone z wejsciem synchronizujacym (CLKd) przerzutnika D, zas wyjscie (O) uzyskanego w ten sposób przerzutnika typu RS polaczone jest z prostym wyjsciem (Od) przerzutnika D. 2. Uklad asynchronicznego przerzutnika typu RS ze strobowym wejsciem ustawiajacym zbudowanym na bazie przerzutnika D wyzwalanego zboczem, posiadajacego asynchroniczne wejscia ustawiajace i zerujace oraz komplementarne wyjscia proste i zanegowane, znamienny tym, ze wyjscie proste (Od) przerzutnika D jest polaczone z asynchronicznym wejsciem zerujacym (CLR) przerzutnika D a ponadto uklad wyposazony jest w asynchroniczne wejscie zerujace (R) polaczone z asynchronicznym wejsciem ustawiajacym (PR) przerzutnika D, wejscie ustawiajace (S) polaczone z synchronicznym wejsciem przerzutnika D oraz wejscie synchronizujace (CLK) pola¬ czone z wejsciem synchronizujacym (CLKd) przerzutnika D, zas wyjscie (O) tak uzyskanego przerzutnika typu RS polaczone jest z zanegowanym wyjsciem (Od) przerzutnika D.146322 S o- PR -OQ CLK o- R o- CLKj, Q0 | CLR Fig. 1 R o $ o CLK o- fig. 2 PL

Claims (2)

  1. Zastrzezenia patentowe 1. Uklad asynchronicznego przerzutnika typu RS ze strobowanym wejsciem ustawiajacym zbudowany na bazie przerzutnika D wyzwalanego zboczem, posiadajacego asynchroniczne wejscia ustawiajace i zerujace oraz komplementarne wyjscia proste i zanegowane, znamienny tym, ze wyjscie zanegowane (Od) przerzutnika D jest polaczone z asynchronicznym wejsciem ustawiajacym (PR) przerzutnika D a ponadto uklad wyposazony jest w asynchroniczne wejscie zerujace (R) polaczone z asynchronicznym wejsciem zerujacym (CLR) przerzutnika D, wejscie ustawiajace (S) polaczone z synchronicznym wejsciem (D) przerzutnikaD oraz wejscie zegarowe (CLK) polaczone z wejsciem synchronizujacym (CLKd) przerzutnika D, zas wyjscie (O) uzyskanego w ten sposób przerzutnika typu RS polaczone jest z prostym wyjsciem (Od) przerzutnika D.
  2. 2. Uklad asynchronicznego przerzutnika typu RS ze strobowym wejsciem ustawiajacym zbudowanym na bazie przerzutnika D wyzwalanego zboczem, posiadajacego asynchroniczne wejscia ustawiajace i zerujace oraz komplementarne wyjscia proste i zanegowane, znamienny tym, ze wyjscie proste (Od) przerzutnika D jest polaczone z asynchronicznym wejsciem zerujacym (CLR) przerzutnika D a ponadto uklad wyposazony jest w asynchroniczne wejscie zerujace (R) polaczone z asynchronicznym wejsciem ustawiajacym (PR) przerzutnika D, wejscie ustawiajace (S) polaczone z synchronicznym wejsciem przerzutnika D oraz wejscie synchronizujace (CLK) pola¬ czone z wejsciem synchronizujacym (CLKd) przerzutnika D, zas wyjscie (O) tak uzyskanego przerzutnika typu RS polaczone jest z zanegowanym wyjsciem (Od) przerzutnika D.146322 S o- PR -OQ CLK o- R o- CLKj, Q0 | CLR Fig. 1 R o $ o CLK o- fig. 2 PL
PL25885786A 1986-04-09 1986-04-09 Synchronous r-s flip-flop circuit arrangement with strobed setting input PL146322B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PL25885786A PL146322B2 (en) 1986-04-09 1986-04-09 Synchronous r-s flip-flop circuit arrangement with strobed setting input

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PL25885786A PL146322B2 (en) 1986-04-09 1986-04-09 Synchronous r-s flip-flop circuit arrangement with strobed setting input

Publications (1)

Publication Number Publication Date
PL146322B2 true PL146322B2 (en) 1989-01-31

Family

ID=20031013

Family Applications (1)

Application Number Title Priority Date Filing Date
PL25885786A PL146322B2 (en) 1986-04-09 1986-04-09 Synchronous r-s flip-flop circuit arrangement with strobed setting input

Country Status (1)

Country Link
PL (1) PL146322B2 (pl)

Similar Documents

Publication Publication Date Title
JPS561619A (en) Phase comparator
EP0263377A3 (en) High-speed pulse swallower
PL146322B2 (en) Synchronous r-s flip-flop circuit arrangement with strobed setting input
US4689575A (en) Clock synchronization circuit for a computer timer
KR880000912Y1 (ko) 비동기 펄스 신호의 택일회로
JP2599759B2 (ja) フリップフロップテスト方式
JPS5480058A (en) Schmitt trigger circuit
JPH0117867Y2 (pl)
SU575767A1 (ru) Формирователь импульсов
JPS567527A (en) High speed frequency division circuit
SU1267613A1 (ru) Синхронный делитель частоты на 21
SU1403364A1 (ru) Делитель частоты на 10
SU471582A1 (ru) Устройство дл синхронизации импульсов
JPS6128426Y2 (pl)
SU1690176A1 (ru) Триггер
SU488321A1 (ru) Резервированный генератор
SU1285593A1 (ru) Синхронный делитель частоты на 17
JPS6222869Y2 (pl)
JP2701717B2 (ja) パルス同期化回路
SU657616A1 (ru) Двоичный делитель импульсов
JPH0648431Y2 (ja) トリガ回路
KR960012470B1 (ko) 프로그램 가능한 타임아웃 타이머
SU1127089A1 (ru) Декодирующее устройство
SU1290504A1 (ru) Устройство дл синхронизации сигналов
SU1307563A1 (ru) Синхронизирующее устройство