PL129677B1 - Interfacing circuit between mos logic unit of calculator and printing mechanisms and key switches - Google Patents

Interfacing circuit between mos logic unit of calculator and printing mechanisms and key switches Download PDF

Info

Publication number
PL129677B1
PL129677B1 PL22085379A PL22085379A PL129677B1 PL 129677 B1 PL129677 B1 PL 129677B1 PL 22085379 A PL22085379 A PL 22085379A PL 22085379 A PL22085379 A PL 22085379A PL 129677 B1 PL129677 B1 PL 129677B1
Authority
PL
Poland
Prior art keywords
mos logic
calculator
printing mechanisms
mos
logic
Prior art date
Application number
PL22085379A
Other languages
English (en)
Other versions
PL220853A1 (pl
Inventor
Ireneusz Czyzewski
Jan Matuszewski
Original Assignee
Ct Komputer Syst Automat
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ct Komputer Syst Automat filed Critical Ct Komputer Syst Automat
Priority to PL22085379A priority Critical patent/PL129677B1/pl
Publication of PL220853A1 publication Critical patent/PL220853A1/xx
Publication of PL129677B1 publication Critical patent/PL129677B1/pl

Links

Landscapes

  • Logic Circuits (AREA)

Description

Przedmiotem wynalazku jest uklad posredniczacy pomiedzy ukladem logicznym MOS kalkulato¬ ra a mechanizmami drukujacymi i przelacznikami klawiaturowymi w kalkulatorach elektronicznych z drukarka.W stosowanych obecnie kostkach ukladów ocalonych dazy sie do zmniejszania ilosci wyprowa¬ dzen z kostki, 00 pozwala na obnizke kosztów wytwarzania ukladów sealonyoh. Tendencja ta dopro¬ wadzila do wykorzystania tych Bamych wyprowadzen kostki ukladu scalonego do dwukierunkowego przesylania sygnalów: po pierwsze - z ukladu logicznego MOS do ukladów sterujacych mechanizma¬ mi drukujacymi, po drugie - z przelaczników klawiatury sluzacych do ustalania odpowiedniego rezimu praoy kalkulatora, na przyklad pozycji przecinka dziesietnego, zaokraglania wyniku czy sumowania wyników posrednioh do ukladu logicznego. Narzuca to okreslone wymagania odnosnie obciaealnosoi wnoszonej przez uklady sterujaoe mechanizmami drukujacymi, wmikle ze specyfiki techniki MOS, a majace na oelu zapewnienie rozróznialnosci na wspólnych wyprowadzeniach ukladu logicznego MOS poziomów logicznyoh sygnalów wejsciowych z przelaczników klawiatury i sygnalów sterujacych mechanizmami drukujacymi^ W znanych i stosowanych ukladach posredniczacych w celu wysterowania ukladu logicznego MOS przy zadzialaniu klawiszy ustalajaeyoh odpowiedni rezim pracy kalkulatora, jak na przyklad: klawisza pozycji przecinka dziesietnego, klawisza zaokraglania lub klawisza sumowania wyników posrednich, uklad logiozny MOS generuje na wyjsciu tranzystora sterujacego sygnaly Mode, któr* poprzez przelaczniki klawiatury i wspólne wyprowadzenia ukladu logicznego MOS kierownne sa na bramki tranzystorów wejsciowych. Jednoczesnie wspólne wyprowadzenia ukladu logicznego MOS slu¬ za do przeslania sygnalów sterujacych mechanizmami drukujacymi do elementów wykonawczych mecha¬ nizmów drukujacych poprzez wzmacniacze sygnalów sterujacych. Dla uzyskania odpowiedniego po¬ dzialu napiecia, koniecznego do rozróznienia przez bramki tranzystorów wejsciowych ukladu lo¬ gicznego MOS poziomów logicznych przesylanych sygnalów, wielkosc oporasci obciazenia wnoszona przez wzmacniacze sygnalów sterujacych mechanizmami drukujacymi musi byc odpowiednio wieksza od opornosci wyjsciowej tranzystora sterujacego w stanie przewodzenia; Spelnienie teffo warunku wymaga zastosowania dwustopniowego ukladu wzmacniaczy sygnalów sterujacych.2 129 677 Celem wynalazku jest uproszczenie znanego 1 stosowanego ukladu posredniczacego pomie¬ dzy ukladem logicznym MOS kalkulatora a mechanizmami drukujacymi i przelacznikami klawia¬ turowymi; Cel ten Osiagnieto w ukladzie wedlug wynalazku, w którym dodatkowo zanto??owa.no wzmac¬ niacz separujacy, wlaczony miedzy dren tranzystora steru.iaoego ukladu logicznego M03f a przelaczniki klawiaturowe, odpowiadajace klawiszom t pozycji przecinka dziesietnego f sumowania wyników posrednich czy zaokraglania wyniku* Dzieki zastosowaniu wzmacniacza sepa¬ rujacego uzyskano obnizenie opornosci wyjsciowej tranzystora sterujacego ukladu logicznego MOS, generujacego sygnaly Mode, sterujace poprzez wzmacniacz separujacy i wymienione prze¬ laczniki klawiaturowe bramkami tranzystorów wejsciowyeh ukladu logicznego MOS;'Sygnaly sterujace mechanizmami drukujacymi generowane sa przez dreny tranzystorów wyjsciowych ukla¬ du logicznego MOS i kierowane do elementów wykonawczych tych mechanizmów poprzez Jednostop- niowe wzmacniacze tranzystorowe• Zastosowanie wiec w ukladzie posredniczacym wedlug wyna¬ lazku wzmacniacza separujacego i obnizenie w zwiazku z tym opornosci wyjsciowej tranzysto¬ ra sterujacego ukladu logicznego MOS, pozwala na zmniejszenie opornosci wnoszonej przez uklady wzmacniaczy sygnalów sterujacych mechanizmami drukujacymi czyli zastosowanie jed.no- stopniowych wzmacniaczy tranzystorowych sygnalów sterujaoych w miejsce wzmacniaczy dwusto¬ pniowych.Wynalazek zostanie blizej objasniony na przykladzie wykonania pokazanym na rysunku, który przedstawia schemat ideowy ukladu posredniczacego;4 Tranzystor sterujacy 1 ukladu logicznego MOS generuje na wyjsciu M1 sygnaly Mode; Do wyjscia M1 ukladu logicznego MOS podlaczony jest uklad wzmacniacza separujaoego 2, który przesyla sygnaly Mode na przelacz¬ niki klawiaturowe 3, ustalajaoe rezim pracy kalkulatora, to jest ustawianie pozycji prze¬ cinka, zaokraglanie wyniku 1 sumowanie wyników posrednich; Przy zadzialaniu odpowiednich klawiszyf sygnaly Mode przekazywane sa na wspólne wyprowadzenia M2,- M3 i M4 ukladu logicz¬ nego MOS i steruja bramkami tranzystorów wejsoiowyoh 4 ukladu logicznego MOS. Dreny tran¬ zystorów wyjsciowych 5 ukladu logicznego MOS generuja sygnaly sterujace mechanizmami dru¬ kujacymi. Sygnaly te przekazywane sa poprzez wspólne wyprowadzenia M2, M3 i M4 ukladu lo¬ gicznego MOS oraz uklady jednostopniowych wzmacniaczy tranzystorowych 6 na elementy wyko¬ nawcze 7 tych mechanizmów* ! v Zastrzezenie patentowe Uklad posredniczacy pomiedzy ukladem logicznym MOS kalkulatora a mechanizmami druku¬ jacymi i przelacznikami klawiaturowymi, ustalajacymi rezim pracy kalkulatora, zna¬ mienny tym, ze sygnaly Mode z drenu tranzystora sterujacego /1/ ukladu logicz¬ nego MOS kierowane sa na bramki tranzystorów wejsciowych /^/ ukladu logicznego MOS poprzez wzmacniacz separujacy /2/, przelaczniki klawiaturowe hi i wspólne wyprowadzenia /M2,'M3 i M4/ ukladu logicznego MOS, natomiast sygnaly sterujace mechanizmami drukujacymi, genero¬ wane przez dreny tranzystorów wyjsciowych /5/ ukladu logicznego MOS, przekazywane sa do elementów wykonawczych liI tyoh mechanizmów ze wspólnych wyprowadzen /M2, M5 i M4/ ukladu logicznego MOS poprzez uklady jednostopniowyeh wzmacniaczy tranzystorowych /6/;129 677 ^7 S F M2 M3 M4 *Z \*» N54l I I \ Mode iM1 T ? ^ ^ ^ i-t-rjnm-A r -npnru 7 VTTTM 7 PL

Claims (1)

1. Zastrzezenie patentowe Uklad posredniczacy pomiedzy ukladem logicznym MOS kalkulatora a mechanizmami druku¬ jacymi i przelacznikami klawiaturowymi, ustalajacymi rezim pracy kalkulatora, zna¬ mienny tym, ze sygnaly Mode z drenu tranzystora sterujacego /1/ ukladu logicz¬ nego MOS kierowane sa na bramki tranzystorów wejsciowych /^/ ukladu logicznego MOS poprzez wzmacniacz separujacy /2/, przelaczniki klawiaturowe hi i wspólne wyprowadzenia /M2,'M3 i M4/ ukladu logicznego MOS, natomiast sygnaly sterujace mechanizmami drukujacymi, genero¬ wane przez dreny tranzystorów wyjsciowych /5/ ukladu logicznego MOS, przekazywane sa do elementów wykonawczych liI tyoh mechanizmów ze wspólnych wyprowadzen /M2, M5 i M4/ ukladu logicznego MOS poprzez uklady jednostopniowyeh wzmacniaczy tranzystorowych /6/;129 677 ^7 S F M2 M3 M4 *Z \*» N54l I I \ Mode iM1 T ? ^ ^ ^ i-t-rjnm-A r -npnru 7 VTTTM 7 PL
PL22085379A 1979-12-27 1979-12-27 Interfacing circuit between mos logic unit of calculator and printing mechanisms and key switches PL129677B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PL22085379A PL129677B1 (en) 1979-12-27 1979-12-27 Interfacing circuit between mos logic unit of calculator and printing mechanisms and key switches

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PL22085379A PL129677B1 (en) 1979-12-27 1979-12-27 Interfacing circuit between mos logic unit of calculator and printing mechanisms and key switches

Publications (2)

Publication Number Publication Date
PL220853A1 PL220853A1 (pl) 1981-07-24
PL129677B1 true PL129677B1 (en) 1984-06-30

Family

ID=20000384

Family Applications (1)

Application Number Title Priority Date Filing Date
PL22085379A PL129677B1 (en) 1979-12-27 1979-12-27 Interfacing circuit between mos logic unit of calculator and printing mechanisms and key switches

Country Status (1)

Country Link
PL (1) PL129677B1 (pl)

Also Published As

Publication number Publication date
PL220853A1 (pl) 1981-07-24

Similar Documents

Publication Publication Date Title
JP3473745B2 (ja) シフトレジスタ、および、それを用いた画像表示装置
US20060033550A1 (en) Level shift circuit
KR970022779A (ko) 도선을 거쳐 데이터가 전달되는 동안 전력 손실을 감소시키는 회로 및 방법
KR970051397A (ko) 시프트 레지스터 및 프로그래머블 논리회로 및 프로그래머블논리회로시스템
US5563533A (en) Method and apparatus for a high speed low power comparator using positive feedback
US5751161A (en) Update scheme for impedance controlled I/O buffers
US20040217798A1 (en) Level shifter circuit
EP0315301A3 (en) Cmos latch circuits
PL129677B1 (en) Interfacing circuit between mos logic unit of calculator and printing mechanisms and key switches
KR930002512B1 (ko) 버스드라이버 집적회로
US6970161B2 (en) Drive circuit and display unit for driving a display device and portable equipment
KR940009964B1 (ko) 다이나믹 배럴 시프터
US6741106B2 (en) Programmable driver method and apparatus for high and low voltage operation
US4805130A (en) Arithmetic and logic circuit stage
KR880008545A (ko) 디코딩회로
KR100466540B1 (ko) 입출력 포트 회로
JP2586033B2 (ja) 出力バツフア回路
JP2000267064A (ja) 半導体集積回路装置
US5091660A (en) Semiconductor logic circuit
JPS61152122A (ja) 負荷駆動用fet駆動回路
JP2647021B2 (ja) 双方向論理信号レベル変換回路
JPH06149433A (ja) バスドライバ回路
US5760608A (en) High speed, low clock load register dump circuit
JPH05274257A (ja) マイクロコンピュータ
JPS5918742B2 (ja) 大規模集積回路