Przedmiotem wynalazku jest elektroniczny uklad organizacji sekwencyjnego wpisu i odczytu slów z pamiecia RAM w oparciu o komparacje adresów.Znane sa uklady z pamiecia RAM, w których w trakcie wpisywania dokonuje sie odczytu informacji zawartej w okreslonych rejestrach, skladajace sie z dwu, hib wiecej rozdzielaczy adresowych lub rozdzielacza i sektorów. Ilosc zastosowanych elementów, zwlaszcza w skomplikowanych ukladach wzrasta wraz z pojemnoscia pamieci, a ponadto uklady te stanowia odrebne systemy, co komplikuje budowe rejestrów w postaci pakietów oraz zwieksza ilosc polaczen przewodowych w tych ukladach.Celem wynalazku jest polaczenie systemów adresowania wpisu i odczytu w jeden system umozliwiajacy równiez wyswietlanie slów zawartych w pamieci.Cel ten osiagnieto przez skonstruowanie ukladu organizacji sekwencyjnego otwierania dostepu do rejestrów pamieci zarówno dla wpisu i odczytu przy pomocy jednego systemu rozdzielania liniowego.Elektroniczny uklad organizacji sekwencyjnego wpisu i odczytu slów pamieci RAM wedlug wynalazku posiada jeden rozdzielacz polaczony swymi wyjsciami poprzez wzmacniacze-inwertery z wejsciami bramek blokujacych taktowanie rejestrów, a wejscie rozdzielacza jest polaczone z komparatorem i licznikiem wspólpracujacym z generatorem o stalej czestotliwosci. Komparator wspólpracuje wyjsciem z bramkami blokujacymi taktowanie rejestrów równiez poprzez bramki. Do wejsc rozdzielacza jest przylaczony wejs¬ ciami co najmniej jeden komparator odczytu wspólpracujacy poprzez uklad opózniajacy i uniwibrator z rejestrem pomocniczym dla przepisania slowa z okreslonego rejestru. Jeden komparator posiada zadany adres rejestru, do którego nalezy wpisac slowa, a drugi komparator posiada zadany adres rejstru, z którego nalezy przepisac slowa.Uklad wedlug wynalazku posiada zastosowanie szczególnie w przypadku posiadania urzadzenia wypo¬ sazonego w pamiec buforowa, w której na biezaco lub okresowo dokonuje sie wpisów lub zmian, a jej stan musi byc wykazywany na biezaco poprzez wyswietlanie na wyswietlaczu oraz jednoczesna, przebiegajaca w tym samym czasie „przeróbka" slowa zawartego w okreslonym rejestrze na okreslone informacje, przy czym te przykladowe czynnosci jak wpisywanie, wyswietlanie i przetwarzanie moga odbywac sie niezaleznie od siebie. Uklad wykonuje wymienione czynnosci w oparciu ojeden system rozdzielania, co stanowi jego istotna zalete.Przedmiot wynalazku jest pokazany w przykladzie wykonania na rysunku, przedstawiajacym uklad organizacji sekwencyjnego wpisu i odczytu slów z pamiecia RAM w oparciu o komparacje adresów o pojemnosci 10X4 bity.2 111245 Uklad sklada sie z N-rejestrów 1 4-bitowych, których wejscia sa równolegle, a wyjscia przez bramki 2 równiez równolegle, z generatora 9polaczonego z licznikiem 8, z ukladem opózniajacym 10 i uniwibratorem U z bramka 14 oraz bloków sum logicznych 12, 13. Uklad posiada jeden rozdzielacz 5 polaczony swymi wyjsciami poprzez wzmacniacze-inwertery 4 z wejsciami bramek 3 blokujacych taktowanie rejestrów 1, a wejscie rozdzielacza 5 jest polaczone z komparatorem 7 i licznikiem 8 wspólpracujacym z generatorem 9 o stalej czestotliwosci. Komparator 7 wspólpracuje wyjsciem z bramkami 14 blokujacymi taktowanie rejestrów 1 poprzez bramki 3. Do wejsc rozdzielacza 5 jest przylaczony wejsciami co najmniej jeden komparator odczytu 1S wspólpracujacy poprzez uklad opózniajacy 16 i uniwibrator 17 z rejestrem pomocniczym 18 dla przepisania slowa z okreslonego rejestru 1. Komparator 7 posiada zadany adres rejestru 1, do którego nalezy wpisac slowo, a komparator 1S posiada zadany adres rejestru 1, z którego nalezy przepisac slowo.Zasada dzialania ukladu jest nastepujaca. Generator 9wytwarza impulsy o czasie powtarzania np. okolo 100mikrosekund powodujac ujemnymi zboczami impulsów zmiane stanów licznika 8 wedlug kodu dwójko¬ wego. Kazdy stan wyjsc licznika 8 okresla jednoznacznie adres slowa i rejestru 1. Stany wyjsc licznika 8 zdekodowane przez rozdzielacz 5 i wzmocnione z negacja przez wzmacniacze 4 otwieraja przeplyw slowa z rejestru 1 poprzez bramke 2 na szyny zbiorcze A B C D. Otwarcie bramki 2 nalezacej dojednego z rejestrów 1 jednym z N-wyjsc W rozdzielacza S poprzez wzmacniacz 4 powoduje odblokowanie zespolu bramek 3 umozliwiajac taktowanie odpowiadajacego rejestru 1, o ile w danym czasie na szynach wejsciowych A B C D jest podawana informacja równiez naturalnym kodem dwójkowym i wystapi impuls taktujacy na wyjsciu bramki 14. Odblokowanie poszczególnych rejestrów 1 nastepuje cykliczniejeden po drugim, a po dojsciu do rejestru N-tego cykl sie powtarza.Uklad uwidoczniony na rysunku przy wpisywaniu informacji do rejestrów 1 pracuje w sposób nastepu¬ jacy. Ujemne zbocze impulsu z generatora 9 powodujace zmiany stanu licznika 8 poprzez uklad negujaco- opózniajacy lt powoduje zadzialanie uniwibratora 11, który wysyla impuls taktujacy do bramek 14. Impuls charakteryzuje sie wystapieniem stanu logicznego Jeden" w czasie okolo nanosekund na wejsciu bramki 14.W przypadku istnienia informacji na wejsciu ukladu A BC D, na wyjsciach zespolów bramek 12 i 13 wystapia stany logiczne jeden*4. O ile ujemne zbocze impulsu z generatora 9, które spowodowalo zadzialanie z opóznieniem uniwibratora U spowodowalo wczesniej zaistnienie na wyjsciach licznika 8 takiego adresujak zadany licznikiem 21 do komparatora 7, to komparator 7 zasygnalizuje równosc adresów stanem jeden", umozliwiajac tym samym zadzialanie bramek 14 w czasie trwania impulsu taktujacego z uniwibratora 11. Na wyjsciu bramek 14 polaczonych z szyna taktujaca rejestrów 1 wystapi wówczas stan jeden" w czasie 50 nanosekund ± przedluzenie wywolane zwloka w dzialaniu bramek 14. Poniewaz w tym czasie wejscie G odpowiedniego zespolu bramek 2 jest strobowane, odblokowany jest równiez odpowiedni zespól bramek 3 dla przejscia impulsu taktujacego do wejscia C rejestru 1. Na wejsciu wystapi wówczas stan jeden" o czasie trwania 50 nanosekund ± czasy przedluzen wywolane zwloka w dzialaniu bramek 14 i 3. W czasie taktowania informacja istniejaca na szynach wejsciowych AB CD zostaje przyjeta przez odpowiedni zaadresowany rejestr 1. Jezeli informacja wejsciowa A B C D bedzie utrzymywana przezdluzszy czas, odpowiedni zaadreso¬ wany rejestr 1 bedzie taktowany wielokrotnie. Minimalny czas trwania informacji zapisywanej wynosi tyle, ile potrzeba czasu na wykonanie jednego cyklu przelaczen przez licznik 8. Element opózniajacy 6 jest konieczny w celu zablokowania bramek 14 przed wykonaniem taktowania rejestru 1 w momencie zaniku informacji wejsciowej AB CD. Blokowanie nastepuje przez zespól bramek 12 stanem logicznym „zero".Zastosowanie licznika 21powoduje, ze zanik informacji wejsciowej A B C D zmienia adres rejestru 1 o jeden w przód, tworzac twego rodzaju uklad zamkniety, mogacy wspólpracowac wejsciami A B C D np. z klawiatura cyfrowa i odpowiednim koderem. W przypadku niestosowania licznika M nakzy na wejscia komparatora 7 podac adres ze zródla zewnetrznego. Bramki 13 blokuja bramki 14 przed taktowaniem rejestrów 1 w przypadku braku informacji ABCD.Uklad uwidoczniony na rysunku przy przepisywaniu informacji z rejestru 1 pamieci RAM do rejestru pomocniczego pracuje w sposób nastepujacy. Adres rejestru 1, z którego chcemy przepisac informacje podajemy z zewnetrznego zródla na strone B komparatora 15. Gdy w czasie wykonywania cyklu przelaczen przez licznik 8 wystapi równosc adresów AJJ,CJ)x adresu okreslonego stanami wyjsciowymi licznika 8 komparator 15 poda swym wyjsciem stan ?jeden" do bloku opózniajacego li, który spowoduje zadzialanie z opóznieniem uniwibratora 17. Uniwibrator 17 wyjsciem spowoduje taktowanie rejestru pomocniczego 18na wejsciu, którego isntnieja wówczas stany informacyjne z rejestru x (od 1 do N). Taktowanie spowoduje przyjecie informacji przez rejestr 18 i pojawienie sie jej na wyjsciach rejestru 18. Informacja na wyjsciach rejestru 18 bedzie wystepowala tak dlugo dopóki nie zmieni sie adres A*BXC*Dxna stronie B komparatora 15.Zespolów 15, 16, 17 i 18 moze wspólpracowac z pamiecia RAM wiele i kazdy moze byc sterowany innym adresem. Miedzy rejestr 18 a szyny wyjsciowe bramek 2 jest wlaczony zespól bramek 19 powodujacy odnegowanie stanów ABCD.11S 245 3 Uklad uwidoczniony na rysunku przy kasowaniu informacji w rejestrze 1 pracuje w sposób nastepujacy.Kasowanie odbywa sie przez podanie stanu jeden44 na wejscie K. Stan jeden44 na wejsciu K powoduje zerowanie licznika 20 oraz wystapienie na wejsciach C wszystkich rejestrów 1 stanu jeden44 co przy braku informacji na wejsciach rejestrów 1 wywola pojawienie sie na wyjsciach wszystkich rejestrów 1 stanów „zero".Po skasowaniu uklad zamkniety jest gotów do zapisywania informacji poczawszy od pierwszego rejestru 1.Zastrzezenia patentowe 1. Elektroniczny uklad organizacji sekwencyjnego wpisu i odczytu slów z pamiecia RAM w oparciu o komparacje adresów skladajacy sie z N-rejestrów n-bitowyeh, których wejscia sa równolegle, a wyjscia przez bramki równiez równolegle, z generatora polaczonego z licznikiem, z ukladem opózniajacym i uniwibrato- rem z bramka, oraz bloków sum logicznych, znamienny tym, ze posiada jeden rozdzielacz (5) polaczony swymi wyjsciami poprzez wzmacniacze-inwertery (4) z wejsciami bramek (3) blokujacych taktowanie rejes¬ trów (1), a wejscie rozdzielacza (5) jest polaczone z komparatorem (7) i licznikiem (8) wspólpracujacym z generatorem (9) o stalej czestotliwosci, który to komparator (7) wspólpracuje wyjsciem z bramkami (14) blokujacymi taktowanie rejestrów (1) poprzez bramki (3), przy czym do wejsc rozdzielacza (5)jest przyla¬ czony wejsciami co najmniejjeden komparator odczytu (15)wspólpracujacy poprzezuklad opózniajacy (16) i uniwibrator (17) z rejestrem pomocniczym (lt) dla przepisania slowa z okreslonego rejestru (1). 2. Uklad wedlug zastrz. 1, zmunteMy tym, ze komparator (7) posiada zadany adres rejestru (1), do którego nalezy wpisac slowo, a komparator odczytu (15) posiada zadany adres rejestru (1), z którego nalezy przepisac slowo.118 265 A • a- c- 12 A D A 3 IQ nu 2 e MS Sm 13 4D- :cB-fw LJ 3 ?0U7 10 a a J4 £3 I-o*. ^ 17 ef-c.Pracownia Poligraficzna UP PRL. foaklad 120 cgz.Cena 100 zl PL PL