Przedmiotem wynalazku jest generator adresowy i sygnalów przerywania dla generowania adresów za pomoca których powoduje sie, ze pamiec bu¬ forowa wykonuje zapis i odczyt, jak równiez dla generowania sygnalów przerywania, które sa wy¬ sylane do systemu komputerowego, od którego zostaje przeslana informacja dla sterowania wypo¬ sazenia telekomunikacyjnego do pamieci buforo¬ wej, przy czym te sygnaly przerywania sa wysy¬ lane do odbierajacego systemu komputerowego, który odbiera wspomniana informacje od pamieci buforowej. Kazdy z dwóch systemów zawiera po jednym generatorze zegarowym, który jest stero¬ wany oscylatorem wlasnym oraz generuje wiele ciagów impulsów o fazach róznych wzgledem sie¬ bie, oraz jest polaczony do ukladu przetwarzania impulsów, aby dzieki sygnalom przerywania tlu¬ mic impulsy w jednym z wspomnianych ciagów impulsów, które sa wybierane, dla wskazania okre¬ sów taktowania czasu, zawierajacych pierwsze i drugie czesci okresowe, podczas których przetwa¬ rzanie danych daje odpowiednio zawodne i nie¬ zawodne wyniki, przy czym te okresy taktowania czasu zostaja wykorzystane dla przesylania infor¬ macji, jezeli przynalezne impulsy nie zostana wy¬ tlumione przez uklad obróbki impulsowej oraz wspomniane oscylatory komputerów nominalnie maja jednakowa czestotliwosc, lecz ich odstep czestotliwosciowy przesuwa sie. 25 30 Od dawna wiadomo, jak wykonywac przesylanie informacji miedzy dwoma komputerami pracuja¬ cymi asynchronicznie za pomoca tak zwanej pa¬ mieci buforowej „pierwsze doprowadzone — pier¬ wsze wyprowadzone". Jezeli pamiec buforowa ma teoretycznie nieskonczenie duza pojemnosc oraz jezeli dopuszcza sie czas przesylania nieskonczenie dlugi wobec czego ta wielka pamiec buforowa mo¬ ze byc w polowie zajeta zanim pierwsza informac¬ ja zostaje odczytana, to wystepujacy asynchronizm nigdy nie powoduje zadnych strat informacji z powodu faktu, ze pamiec buforowa zostanie tak opózniona, ze zapis slowa informacyjnego zbiega sie w czasie z jego odczytem. Dotychczas ten pro¬ blem wymagal przystosowania pojemnosci buforo¬ wej i czasu przesylania do tego asynchronizmu.Celem wynalazku jest umozliwienie zastosowa¬ nia malej pojemnosci buforowej pamieci o kon¬ sekwentnie, krótkich czasach przesylania. Podsta¬ wowym zalozeniem jest wywarcie wplywu na asynchronizm za pomoca sygnalów przerywania, jezeli nastepuje ryzyko, ze pamiec buforowa be¬ dzie zajeta z nadmiarem lub niedomiarem. Wspom¬ niane sygnaly przerywania sa generowane w spo¬ sób niezawodny uwzgledniajac odpowiednio wspom¬ niane odstepy czestotliwosciowe przesuniecia oscy¬ latorów oraz uwzgledniajac wspomniane czesci okresów taktowania czasu, które daja zawodne przetwarzanie danych. 113 598113 598 3 Opracowano generator adresowy i sygnalów przerywania dla generowania adresów, za pomoca których zostaje pobudzona pamiec buforowa do zapisu i odczytu, a ponadto dla generowania syg¬ nalów przerywania, które sa emitowane do wysy¬ lajacego systemu komputerowego, z którego zosta¬ je wyslana informacja do sterowania wyposaze¬ niem telekomunikacyjnym do pamieci buforowej, przy czym sygnaly przerywania sa ponadto emi¬ towane do odbiorczego komputera, który odbiera te informacje z pamieci buforowej, nastepnie wspomniane dwa systemy maja generator zegaro¬ wy, z którycfr kazdy jest sterowany oscylatorem wlasnym oraz generuje wiele ciagów impulsów o fazach przesunietych wzajemnie wzgledem siebie i jest polaczony do ukladu przetwarzania impul¬ sów w pierwszym ciagu impulsów, który jest wy¬ brany do wskazywania okresów taktowania czasu, zawierajacych pierwsza i druga czesc okresowa, podczas której odpowiednio to przetwarzanie da¬ nych daje wyniki niezawodne i zawodne, przy czym wspomniane okresy taktowania czasu sa wy¬ korzystane do przesylu informacji, jezeli przyna¬ lezne impulsy pierwszego ciagu impulsów nie sa tlumione przez uklad przetwarzania impulsów oraz wspomniane oscylatory komputerów maja no¬ minalnie jednakowa czestotliwosc, lecz odstepy cze¬ stotliwosci przesuwaja sie, wedlug wynalazku cha¬ rakteryzuje sie tym, ^ze ma dwa obiegowe liczniki aclresowe, z których pierwszy lub drugi jest prze¬ suwany krokowo przez uklad przetwarzania im¬ pulsów wysylajacego lub odbieranego systemu komputerowego oraz ma swoje wyjscie polaczone do wejsc zapisu lub odczytu pamieci buforowej, ponadto ma komparator, który porównuje róznice miedzy zawartoscia adresu tych dwóch liczników do pierwszej lub drugiej róznicowej wartosci gra¬ nicznej, wskazujac zagrozenie nadmiarowa lub nie- domiarowa zajetoscia pamieci buforowej, a ponad¬ to kompator wysyla sygnal przerywania do wspom¬ nianego ukladu przetwarzania impulsów wysyla¬ jacego lub odbiorczego systemu komputerowego je¬ zeli wystepuje takie zagrozenie, dla zapobiegania okresowi taktowania nastepujacemu po przetwo¬ rzeniu sygnalu przerywania przed uzyciem go do przesylania informacji, oraz ma zespól niezawod¬ nosci, który dla uzyskania niezawodnosci, wyko¬ nuje porównanie faz miedzy okresami taktowania systemów komputerowych i który za pomoca wy¬ ników porównania fazowego powoduje, ze kompa¬ rator wysyla tylko takie sygnaly przerywania ja¬ kie sa generowane na podstawie niezawodnej za¬ wartosci adresowej liczników.Zespól niezawodnosci ma komparator fazowy, który modyfikuje jeden ze wspomnianych ciagów impulsowych jaki jest wykorzystywany w jednym z komputerów, wobec czego wspomniane czesci okresowe sa znaczone i porównuje ten zmodyfiko¬ wany ciag impulsowy z dwoma ciagami impulso¬ wymi jakie sa generowane w drugim z tych kom¬ puterów podczas jego pierwszych czesci okresowych z przesunieciem fazowym jednego wzgledem dru¬ giego, które jest wieksze od przesuniecia fazowego drugich czesci okresowych. 4 Ponadto komparator fazowy ma taki uklad, ze wybiera miedzy wspomnianymi dwoma ciagami impulsowymi ten ciag impulsowy, który daje naj¬ korzystniejsze polozenie fazowe wzgledem wartos- 5 ci -granicznych czesci okresowych modyfikowanego ciagu impulsowego. Ponadto zespól niezawodnosci ma zespól bramkowy, który jest pobudzany przez ciag impulsowy wybierany za pomoca kompara¬ tora fazowego, przy czym ten zespól bramkowy io jest polaczony z licznikiem, który jest krokowo przesuwany ukladem przetwarzania impulsów wspomnianego jednego systemu komputerowego poprzez komparator do tych dwóch ukladów prze¬ twarzania impulsów. 15 Dwa ciagi impulsów jakie komparator odbiera . od generatora zegarowego wspomnianego drugie¬ go komputera skladaja sie z impulsów o szerokos¬ ci wiekszej niz druga czesc okresowa wspomnia¬ nego jednego komputera i zbocza tylne tych im- 20 pulsów sa wykorzystywane do okreslenia najko¬ rzystniejszego polozenia fazowego.Komparator fazowy ma licznik czasu za pomoca którego wybierany sposród dwóch jeden ciag im¬ pulsów jest podtrzymywany przez okreslona liczbe 25 okresów taktowania, nawet jezeli drugi ze wspom¬ nianych ciagów impulsowych daje przed tym wspomniane najkorzystniejsze polozenie fazowe.Przedmiot wynalazku jest przedstawiony w przy¬ kladzie wykonania na rysunku, na którym fig. 1 przedstawia schemat blokowy, na którym widac czesci glówne generatora adresowego oraz sygna¬ lów przerywania i ich polaczenia do komputerów, jak równiez do pamieci buforowej, fig. 2 — kom¬ parator fazowy, który razem z zespolem bramko¬ wym znajduje sie w urzadzeniu^ niezawodnosci, fig. 3 — wykresy taktowania czasu dla lepszego zrozumienia sposobu pracy komparatora fazowego.Na figurze 1 przedstawiono pamiec buforowa B 40 poprzez która informacja zostaje przeslana od kom¬ putera wysylajacego SG do komputera odbieraja¬ cego RC. Obydwa komputery, które sa wlaczone do nie pokazanego wyposazenia telekomunikacyj¬ nego, sa sterowane wedlug jednakowej zasady za 45 pomoca oscylatorów OSC, generatorów zegarowych CG oraz ukladów obróbki impulsowej PTC nale¬ zacych do odpowiedniego systemu. W kazdym sy¬ stemie generator zegarowy podlaczony do oscyla¬ tora generuje wiele ciagów impulsów, o wzajem¬ no nie miedzy soba przesunietej fazie. Wsród tych ciagów impulsów jedynie ciagi 01, 02 oraz 03 sa pokazane. Wspomniane ciagi impulsów sa wyko¬ rzystane do okreslania okresów taktowania czasu tp, które sa podzielane na wiele faz. 55 Czasy reakcji, czasy okresowe, czasy przesylania, czasy przejsciowe w urzadzeniach przetwarzania danych odpowiedniego komputera sa rozpatrywa¬ ne za pomoca znanej zasady podzialu fazowego, aby otrzymywac niezawodne przetwarzanie danych. 60 Samo dzielenie fazowe nie stanowi przedmiotu rozwazan w zwiazku z przedmiotem wynalazku, ^.lecz na fig. 1 widac przyklad wykonania, w któ¬ rym okresy taktowania czasu tp sa okreslane za pomoca ciagów impulsów 01, które steruja wspom- 65 nianymi ukladami przetwarzania impulsów P*TC113 598 5 odpowiedniego komputera oraz widac zespól nie¬ zawodnosci RD, który bedzie dalej opisany, a do którego doprowadza sie ciag impulsów 01, który uzyskuje sie z komputera wysylajacego SC, oraz doprowadza sie ciagi impulsów 02 i 03, które uzyskuje sie z komputera odbierajacego RC.Wspomniany uklad przetwarzania impulsów ma ponadto inne wejscie sterujace. Odbierane na nim sygnaly sa oznaczone jako sygnaly przerywania bs, uklad przetwarzania impulsów pracuje w taki spo¬ sób, ze impuls nalezacy do ciagu 01 jest za kaz¬ dym razem tlumiony, kiedy podczas okresu takto¬ wania czasu poprzedzajacego ten impuls odebral co najmniej jeden sygnal przerwania oraz w taki sposób, ze kazdy nie tlumiony impuls zostaje prze¬ dluzony do impulsu, którego szerokosc ma wartosc przyblizona do okresu taktowania czasu.Stosownie do opisu podanego dalej czasy reakcji w ukladach przetwarzania impulsów oraz w urza¬ dzeniach, które sa sterowane tymi ukladami, ogra¬ niczaja niezawodnosc dla wspomnianego przesyla¬ nia informacji droga poprzez pamiec buforowa.Na figurze 1 pokazano w powiekszeniu, ze okre¬ sy taktowania czasu zawieraja pierwsze i drugie czesci okresowe ppl„ pp2, odpowiednio podczas których jest odbierany niezawodny lub zawodny sygnal sterowania. Ponadto zaklada sie, ze spo¬ sród pieciu kolejnych impulsów 01, sygnaly prze¬ rywania komputera wysylajacego stlumily impuls drugi i trzeci, natomiast sygnaly przerywania komputera odbierajacego stlumily impuls trzeci i piaty.Komputer generuje wewnterzne sygnaly przery¬ wania, przykladowo dla przygotowania tak zwa¬ nych operacji „odswiezania", które musza byc wy¬ konane w regularnych przedzialach czasu w urza¬ dzeniach pamieci dynamicznej, komputera oraz podczas których obróbka danych jest przerywa¬ na tak, ze wspomniana pamiec buforowa B ani nie otrzymuje zadnej nowej informacji, ani nie moze wysylac informacji przechowanej.Jest to symbolicznie przedstawione na fig. 1, za pomoca bramki wysylajacej GS znajdujacej sie w komputerze wysylajacym oraz za pomoca bram¬ ki odbierajacej GR umieszczonej w komputerze odbierajacym, przy czym te bramki maja swoje wejscia wzbudzajace podlaczone do ukladu prze¬ twarzania impulsów odpowiedniego komputera.Operacje „odswiezania" sa zwykle sterowane za pomoca ukladu czasowego, który jest niezalezny od odpowiedniego generatora zegarowego. Za po¬ moca wspomnianych wewnetrznych sygnalów prze¬ rywania reguluje sie równiez wspólprace miedzy wolnymi i szybkimi urzadzeniami roboczymi kom¬ putera.W nawiazaniu do zadania startowego wedlug wynalazku istotnym jest stwierdzenie, ze system komputerowy jest tego rodzaju, ze przetwarzanie danych zostaje przerwane od czasu do czasu pod¬ czas okresów taktowania czasu, które sa okresla¬ ne za pomoca sygnalów przerywania.Wspomniane oscylatory komputerów maja no¬ minalnie jednakowa czestotliwosc z ich przesunie¬ ciami o odpowiednie. odstepy czestotliwosci. Ze wzgledu na to przesuniecie jeden ze wspomnia- 6 nych dwóch komputerów pracuje ciagle, albo nie¬ kiedy szybciej lub wolniej, jak ten drugi. Stosow¬ nie do tego takie przesuniecie powoduje asynchro- nizm miedzy przebiegiem przetwarzania danych 5 tych komputerów.Asynchronizm jest co jakis czas, zwiekszany lub zmniejszany za pomoca wspomnianych wew¬ netrznych sygnalów przerywania, które sa gene¬ rowane w okresach nieparzystych w obydwu kom- 10 puterach. Uzyskiwany w wyniku asynchronizm wywiera wplyw na poziom zajetosci pamieci bufo¬ rowej. Jezeli wysylajacy informacje system kom¬ puterowy pracuje szybciej lub wolniej niz odbie- \ rajacy informacje system komputerowy, wystepu- 15 je ryzyko, ze pamiec buforowa bedzte zajeta z nadmiarem lub niedomiarem i wobec tego wyste¬ puje zagrozerne ze wzgledu na utrate danych. Dla uzyskania przesylania informacji bez strat, miedzy asynchronicznie pracujacymi komputerami wyla- 20 cza sie generator adresów i sygnalów przerywania wedlug • wynalazku, który poza wspomnianym ze* spolem niezawodnosci RD ma dwa liczniki adreso¬ we ACw, ACr oraz komparator C, które sa podla¬ czone do pamieci buforowej oraz do ukladów 25 przetwarzania impulsów tych systemów.Licznik adresowy ACw/ACr ma swoje wejscie krokowe polaczone do ukladu przetwarzania im¬ pulsów komputera wysylajacego (odbierajacego), natomiast swoje wyjscia podlaczone do wejsc 30 adresowych zapis/odczyt pamieci buforowej, oraz generuje za pomoca sposobu zliczania obiegowego liczby adresowe 1^ (wa/ra)^ n dla pobudzania kazdego z zespolów buforowych n pamieci bufo¬ rowej. Przez slowo „obiegowe" rozumie sie, ze 35 kazde zbocze przednie jakie jest odebrane na wejs¬ ciu krokowym powoduje, ze poprzedzajaca liczba adresowa zostaje zwiekszona o jedna jednostke zliczania, lecz liczba 1 jest otrzymywana po licz¬ bie n. 40 Zadaniem wspomnianego komparatora jest ciag¬ le obliczanie róznic miedzy zawartosciami tych dwóch liczników adresowych, oraz konsekwentnie dozorowanie poziomu zajetosci pamieci buforowej.Nie moze sie zdarzyc aby ten sam zespól buforo- 45 wy byl pobudzony jednakowym czasem dla zapisu i odczytu. Dlatego pamiec buforowa jest calkowi¬ cie zajeta, jezeli informacja jest zapisana przykla¬ dowo w zespole buforowym o liczbie adresowej n, podczas kiedy informacja jest odczytywana z ze- 50 spolu buforowego o liczbie adresowej 1, przy czym pamiec buforowa nfe moze byc dalej opróz¬ niana, jezeli przykladowo zapis jest dokonywany za pomoca liczby adresowej 2, podczas kiedy od¬ czyt jest dokonywany za pomoca liczby adreso- 55 wej 1.Otrzymuje sie wartosc graniczna róznicy dl albo d2, co wskazuje, ze wystepuje zagrozenie dla nad¬ miernej lub zbyt malej zajetosci pamieci buforo-' wej. Przy etykietowaniu liczby zespolów buforo- 60 wych zajetych / niezajetych (ra — wa) / (wa — ra) = = liczba zespolów buforowych w kierunku obiegu miedzy zespolem buforowym pobudzonym dla od¬ czytu/zapisu oraz zespolem buforowym pobudzo¬ nym dla odczytu / zapisu, komparator generuje 65 sygnal przerwania dla tlumienia nastepujacego V113 E 7 impulsu 01, przy czym te sygnaly przerwania sa wysylane" do komputera wysylajacego informacje / odbierajacego informacje, jezeli (ra — wa) Jd 1 / / (wa — ra) ^ d2.Taki komparator jest wykonywany przy zastoso- 5 waniu konwencjonalnych elementów logicznych.Dla obliczania wspomnianej liczby zajetych lub nie zajetych, zespolów buforowych wykorzystuje sie przykladowo standartyzowane zespoly logiczne arytmetyczne oznaczone JEDEC (Rada Techniczna 10 Urzadzen Elektronowych Zlaczowych) 74181. Dla porównania róznicowych wartosci granicznych z wynikami obiczania artmetycznych zespolów lo¬ gicznych oraz dla generowania sygnalów przery¬ wania, sa wykorzystywane przykladowo uklady 15 komparatorowe oznaczone JEDEC 7485.Za pomoca sygnalów przerywania otrzymuje sie przesylanie informacji bez strat nawet wtedy, kie¬ dy pamiec buforowa zawiera jedynie kilka zespo¬ lów buforowych. Im mniejsza jest pamiec bu- 20 fórowa, tym krótszy jest czas sredni przesylania danych, lecz czesciej wystepuje zagrozenie zaje- tosci nadmiarowej lub niedomiarowej. Kazdy syg¬ nal przerywania, . który jest generowany przez komparator zmniejsza zdolnosc przetwarzania da- 25 nych dwóch, komputerów, jezeli nie zostanie wy¬ slany wewnetrzny sygnal przerwania -podczas od¬ powiedniego okresu taktowania czasu do odpo¬ wiedniego ukladu przetwarzania impulsów.Im wieksza jest pamiec buforowa, tym wieksze 30 jest prawdopodobienstwo, ze przesuniecie oscylato¬ rów zmieni swój kierunek oraz, ze wewnetrzne sy¬ gnaly przerywania dwóch systemów komputero¬ wych wzajemnie sie kompensuja, zanim kompara¬ tor wysle sygnal przerwania. Jezeli pamiec bu- 35 forowa jest tak zbudowana, ze ma n = 8 zespolów buforowych to praktycznie otrzymuje sie korzyst¬ ne warunki dotyczace zarówno czasu przesylania danych jak i szybkosci przetwarzania danych.Poza wspomnianymi aspektami dotyczacymi bu- 40 dowy pamieci buforowej ma istotne znaczenie niezawodnosc, kiedy komparator generuje sygnaly przerwania, aby uzyskac bezbledne przesylanie informacji miedzy komputerami pracujacymi asyn¬ chronicznie. Informacja danych zapis/odczyt do 45 oraz od pamieci buforowej jest operacja przetwa¬ rzania danych, która jest sterowana komputerem wysylajacym/odbierajacym i dlatego jest tak nie¬ zawodna, jak operacja przetwarzania danych do¬ wolnych, która jest wykonywana w jednym po- 50 jedynczym systemie komputerowym. Na fig. 1 przedstawiono, ze wspomniane bramki wysylajaca i odbierajaca GS, GR sa pobudzane tylko podczas wspomnianych niezawodnych czesci okresów tak¬ towania czasu ppl," zawierajacych fazy przeznaczó- 55 ne dla zapisu i odczytu informacji, przy czym pod¬ czas wystepowania tych faz wspomniane liczniki adresowe przekazuja niezawodne liczby adresowe wa, ra.Jedynym urzadzeniem jakie jest podlegle wply- 6Ó wowi asynchronicznych okresów taktowania cza¬ su jest komparator.' Jezeli zaklada sie, ze komparator oblicza wspom¬ niane róznice liczb adresowych w chwilach, które sa 'zawsze umieszczone w srodku niezawodnych 60 8 czesci okresów taktowania czasu ppl pierwszego komputera, okazuje sie dzieki wystepujacemu przesunieciu oscylatorów, ze wspomniane chwile sa niekiedy umieszczane w zawodnych czesciach okresów taktowania czasu pp2 drugiego kompute¬ ra. Sygnaly przerywania, które niepotrzebnie sa generowane z powodu zawodnych zawartosci w odpowiednim liczniku adresowym powoduja zmniejszona zdolnosc przetwarzania danych. Syg¬ naly przerywania tracone w ten sposób powoduja utrate informacji w przesylaniu danych miedzy dwoma komputerami.Wobec tego wspomniane wyzej urzadzenie nie¬ zawodnosci jest absolutnie konieczna czescia ge¬ neratora adresów i sygnalów przerywania, przy czym jego ogólna funkcja jest uzyskanie za po¬ moca porównania faz miedzy okresami taktowania czasu komputerów, ze komparator wysyla tylko takie sygnaly przerywania do ukladów przetwa¬ rzania impulsów, które sa generowane dzieki nie¬ zawodnym zawartosciom liczników adresowych.Proste rozwiazanie ukladowe dla wykonania tej ogólnej funkcji niezawodnosci zawiera dwustabil¬ ny przerzutnik oraz bramke w postaci elementu logicznego I. Pierwsze polozenie fazowe w pierw¬ szym systemie komputerowym, które jest otrzy¬ mywane po jednej czwartej czasu czesci niezawod¬ nej okresu zostaje porównane albo do odpowied¬ niego pierwszego polozenia fazowego drugiego sy¬ stemu komputerowego, albo do drugiego polozenia fazowego drugiego systemu, które jest otrzymywa¬ ne po trzech czwartych czasu niezawodnej czesci- okresu. Wspomniane pierwsze polozenie, fazowe pierwszego systemu przedstawia dwustabilny prze¬ rzutnik na pierwszy stan, który pobudza pierwsze wejscie bramki elementu logicznego I, przy czym drugie wejscie tego elementu logicznego I zostaje pobudzone za pomoca pierwszego albo drugiego polozenia fazowego drugiego systemu.Jezeli impulsy generowane na wyjsciu bramki elementu logicznego I przedstawiaja dwustabilny przerzutnik na jego drugi stan, to te impulsy wy¬ stapily z pewnoscia podczas niezawodnych okre¬ sów taktowania czasu dwóch systemów i wobec tego moga byc wykorzystane do sterowania kom¬ putera.Takie prosta urzadzenie niezawodnosci jest nie¬ zawodne w stosunku do zawodnych czesci okre¬ sów, lecz jezeli polozenie fazowe pierwszego syste¬ mu ulega przesunieciu w kierunku przemiennym wokól drugiego "polozenia fazowego drugiego sy¬ stemu, to impulsy sterujace bramki elementu lo¬ gicznego I sa generowane w przemiennych polo¬ zeniach fazowych w taki sposób, ze jeden z dwóch nastepujacych okresów taktowania czasu drugiego systemu zawiera dwa impulsy sterujace, podczas kiedy drugi okres nie zawiera zadnego impulsu sterujacego. Jezeli wystepuje zagrozenie ze wzgle¬ du na zajetosc nadmiarowa lub niedomiarowa pod¬ czas takiego przesuniecia, zostaja w koncu gene¬ rowane dwa sygnaly przerwania — jeden okres taktowania czasu zbyt pózno, chociaz jeden sygnal byl wystarczajacy do kompensowania asynchroniz- mu powodowanego wspomnianym rodzajem prze¬ suniecia.9 113 598 10 cs4/l, jest wyzsza niz czestotliwosc oscylatora dru¬ giego komputera, który okresla wspomniany ciag impulsów zegarowych' cs2 i cs4, to pierwszy ele¬ ment LUB zmienia swój stan z logicznej „jedyn- 5 ki" na logiczne „zero" oraz z „zero" do .Jeden", kiedy odpowiednio zbocza tylne ciagu cs2 oraz cia¬ gu cs4 przesuwaja sie poprzez zawodne czesci okre¬ sów ciagu impulsów cs4/l. Jezeli czestotliwosci oscylatorów przesuwaja sie w kierunku przeciw- io nym, to uzyskuje sie odpowiednie zmiany stanu z „zero" do~ „jeden", albo z „jeden" do „zero", kie¬ dy zbocza tylne ciagu cs2 oraz ciagu cs4 przesu¬ waja sie poprzez zbocza ciagu impulsów cs4/l.Komparator fazowy PC przedstawiony na fig. 2 15 ma przelacznik CH, za pomoca którego zbDcza przednie ciagu impulsów cs2 albo cs4 zaleznie od stanu logicznego „jeden"? albo „zero" sa genero¬ wane z licznika czasu TC, oraz sa przesylane do urzadzenia GD dla sterowania komparatorem C .20 opisanym jak na fig. 1 Licznik czasu przystosowany do stabilizacji urza¬ dzenia niezawodnosci dla przeciwdzialania wyzej wspomnianym przesunieciom w kierunku prze¬ miennym oraz takze przeciw zmianom czasu reak- 25 cji przerzutników DFJ1, FJ2, FJ3 ma jednostano- wy element SSE, który przyjmuje logiczny stan „jeden" kiedy zostanie pobudzona bramka elemen¬ tu LUB EOR2. .Ponadto licznik czasu ma dwa przerzutniki D FJ4, FJ5, których wyjscia sa pola- 30 czone do wspomnianej bramki drugiego elementu LUB.Wtedy róznicowa wartosc graniczna komparato¬ ra musi byc okreslona z uwzglednieniem ryzyka zwloki.Ponadto nadmiarowy sygnal przerywania wyste¬ puje w zmniejszonej zdolnosci przetwarzania da¬ nych.W porównaniu do omawianego rozwiazania ukladowego na figurze 2 przedstawiono ulepszone urzadzenie niezawodnosci, którego komparator fa¬ zowy PC ma trzy konwencjonalne przerzutniki D FJ1, FJ2, FJ3 dla sterowania elementu LUB EOR1. Zasada dzialania ulepszonego urzadzenia niezawodnosci jest opisana za pomoca wykresów czasowych przedstawionych na fig. 3.Sposród wspomnianych przerzutników D dwa przerzutniki, stosownie do fig. 2 przerzutniki FJ1 oraz FJ2, odbieraja równolegle od pierwszego kom- . putera ciag impulsów cs4/l oraz od drugiego kom¬ putera jeden z dwóch, ciagów impulsów zegaro¬ wych cs2 oraz cs4i Ciag impulsów cs4/l ma impul¬ sy oraz przedzialy czasowe tak dlugie, jak okres taktowania czasu oraz jest generowany w przy¬ padku, kiedy taki ciag impulsów nie znajduje sie juz w komputerze, przykladowo za pomoca ukladu przetwarzania impulsów (nie pokazany na fig. 2), który^tlumi co drugi 'impuls we wspomianym wy¬ zej ciagu impulsów 01 uzywanym do okreslenia okresów taktowania czasu oraz który stosownie do pokazanych na fig. 1 ukladów przetwarzania im¬ pulsów PTC przedluza impulsy nie tlumione do impulsu majacego szerokosc w przyblizeniu rów¬ na jednemu okresowi taktowania czasu. Nastepnie uzyskuje sie to, ze czasy brzegowe miedzy impul¬ sami, a przedzialami czasu ciagu impulsów cs4/l zawieraja zawodne czesci okresów, podczas któ¬ rych wspomniany licznik adresowy zawiera zawod¬ ne liczby adresowe.Wspomniane dwa ciagi impulsów zegaro"Wych cs2, albo cs4 maja impulsy o zboczach przednich, które wystepuja po jednej czwartej, lub trzech czwartych czasu okresów taktowania, oraz o sze¬ rokosci 1/4 czasu okresu taktowania. Zaklada sie, ze okres taktowania czasu jest podzielony na czte¬ ry fazy, przy czym ciagi cs2 i cs4 sa juz obecne i sa wykorzystywane wewnatrz komputera. Fakt, ze te zbocza wspomnianych ciagów cs2 oraz cs4 nie sa w rzeczywistosci pod katem prostym jak to widac na fig. 3' oraz, ze zbocza tylne impulsów cs4 wystepuja podczas zawodnych czesci okresu na¬ lezacych do drugiego systemu komputerowego, nie wplywa na sprawnosc operacyjna urzadzenia nie¬ zawodnosci wedlug ukladu jak na fig. 2.Wspomniane przerzutniki D FJ1, FJ2 sa stero¬ wane impulsami zegarowymi za pomoca zboczy tylnych impulsów cs2 albo impulsów cs4. Prze¬ rzutnik DFJ3 jest polaczony szeregowo do prze¬ rzutnika DFJ1 oraz jest sterowany za pomoca impulsów zegarowych zboczami tylnymi impulsów cs4, dla Otrzymania fazowych zmian zbieznych w czasie stanów logicznych, przerzutników F.12, FJ3, których kazde z wyjsc jest przylaczone do wejs¬ cia wspomnianego pierwszego LUB EOR1.Jezeli czestotliwosc oscylatora pierwszego kom¬ putera, który okresla wspomniany ciag impulsów Ponadto _wyjscie przerzutnika DFJ4 jest dola¬ czone do wejsc wspomnianego przelacznika oraz przerzutnika FJ5. Przerzutnik DFJ4 ma swoje wej¬ scie polaczone do pierwszego elementu LUB EOR1 oraz ma doprowadzane sygnaly zegarowe za po¬ moca elementu logicznego I takimi zboczami tyl¬ nymi w ciagu impulsów cs2, które nie sa zbiezne z chwila t charakterystyczna dla wspomnianego jednostanowego elementu SSE. Przerzutnik D FJ5 ma doprowadzane sygnaly zegarowe zboczami przednimi ciagu impulsów cs2.Na fig. 3 przedstawiono wykresy taktowania, czasu dla opisu nastepujacego przykladu przesu¬ niecia oscylatorów: ciag impulsów csl/1, którego okresy taktowania czasu sa ponumerowane od 1 do 10 oraz 21 do 24, jest generowany przez przesu¬ wanie czestotliwosci oscylatorów w kierunku prze¬ miennym, oraz ciagi impulsów zegarowych cs2 oraz cs4 sa generowane ze stala czestotliwoscia ascylatorów. Okresy taktowania czasu o numerach 1, 2, 3, 4 oraz 6 sa mniejsze, natomiast okresy majace pozostale numery sa wieksze od okresów taktowania czasu nalezacych do ciagów impulsów cs2 oraz cs4. Miedzy okresami taktowania czasu 3 i 8 zbocza tylne impulsów cs2 przesuwaja sie w kierunku przemiennym poprzez zawodne czesci okresów ciagu impulsów cs4/l. Dwa zbocza tylne ciagu impulsów cs4 wystepuja podczas okresu tak¬ towania czasu 22, przy czym pierwszy wystepuje bezposrednio, po, oraz drugi bezposrednio przed odpowiednimi zawodnymi czesciami okresów.Uzyskuje sie, ze pierwszy element LUB EOR1 zmienia swój stan logiczny podczas kazdego z 10 15 / .20 25 30 35 40 45 50 55 60113 598 11 12 okresów taktowania czasu 5 do 8 oraz przy kon¬ cu okresu taktowania czasu 22. Przerzutnik D FJ4 zmienia jednakze swój stan* dzieki jednostanowe- mu elementowi SSE, który jest pobudzony podczas wspomnianego czasu t, tylko przy koncu okresu taktowania czasu 5 oraz po"dczas okresów takto¬ wania 8 i 23. Przerzutnik D FJ4 steruje wspom¬ nianym przelacznikiem CH w taki sposób, ze ze¬ spól bramkowy GD zostaje pobudzony podczas okresów taktowania 3, 4, 5, 9, 10 21, 22 za pomoca odpowiednich zboczy przednich impulsów cs2 oraz podczas okresów taktowania 6, 7, 8, 24 za pomoca odpowiednich zboczy przednich impulsów, cs4. Pod¬ czas okresu taktowania 23 zespól bramkowy jest pobudzony dzieki obecnemu przesunieciu oscyla¬ torów za pomoca przedniego zbocza impulsów cs2 oraz przedniego zbocza ijppulsów cs4.Nalezy pamietac, ze pokazana na fig. 3 duza war¬ tosc przesuniecia nie wystepuje w praktyce. Prak¬ tycznie zmiana kierunku przesuniecia jaka wyste¬ puje podczas okresów taktowania czasu. 5 do 7 rozciaga sie na znacznie wiekszej liczbie okresów taktowania czasu. Wobec tego w praktyce charak¬ terystyczny czas t dla jednostanowego elementu jest dobierany dla objecia 32 okresów taktowania.Ponadto trzeba wiedziec, ze zawodne czesci okre¬ sów sa bardzo male w stosunku do szeroksci im¬ pulsu ciagów cs2 i cs4. Przy wykonywaniu porów¬ nania faz za pomoca tylnych zboczy ciagów im¬ pulsów^ cs2 oraz cs4 oraz przez pobudzanie urza¬ dzenia bramkowego za pomoca odpowiednich zbo¬ czy przednich zapewnia sie stabilna metode ro¬ bocza dla urzadzenia niezawodnosci.Wspomniany zespól przetwarzania danych GD albo steruje przesylaniem liczb adresowych od dwóch liczników adresowych ACw, ACr do kom paratora C jak przedstawiono na fig. 2, albo prze¬ sylaniem sygnalów przerywania od komparatora do ukladów przetwarzania impulsów PTC obydwu systemów komputerowych.Zastrzezenia patentowe 1. Generator adresowy i sygnalów przerywania dla generowania adresów, za pomoca których zo¬ staje pobudzona pamiec buforowa do zapisu i od¬ czytu, a ponadto dla generowania sygnalów prze¬ rywania, które sa emitowane do wysylajacego sy¬ stemu komputerowego, z którego zostaje wyslana informacja da sterowania wyposazeniem teleko¬ munikacyjnym do pamieci buforowej, przy czym sygnaly przerywania sa ponadto emitowane do odbiorczego komputera, który odbiera te informa¬ cje z pamieci buforowej, nastepnie wspomniane dwa systemy maja generator zegarowy, z których kazdy jest sterowany oscylatorem wlasnym oraz generuje wiele impulsów o fazach przesunietych wzajemnie wzgledem siebie i jest polaczony do ukladu przetwarzania impulsów dla tlumienia^dzie- ki sygnalom przerywania impulsów w pierwszym ciagu impulsów, który jest wybrany do wskazywa¬ nia okresów taktowania czasu, zawierajacych pier¬ wsza i druga czesc okresowa, podczas której od¬ powiednio przetwarzanie danych daje wyniki nie¬ zawodne i zawodne, przy czym wspomniane okrasy taktowania czasu sa wykorzystywane do przesy¬ lania informacji, jezeli przynalezne impulsy pier- 5 wszego ciagu impulsów nie sa tlumione przez uklad przetwarzania impulsów oraz wspomniane oscylato¬ ry komputerów maja nominalnie jednakowa czesto¬ tliwosc, lecz odstepy czestotliwosci przesuwaja sie, znamienny tym, ze ma dwa obiegowe .liczniki adre¬ sowe, z których pierwszy (ACw) lub drugi (ACr) jest przesuwany krokowo przez uklad przetwarza¬ nia impulsów wysylajacego lub odbiorczego syste¬ mu komputerowego oraz ma swoje wyjscie pola¬ czone do wejsc zapisu lub odczytu pamieci bufo¬ rowej, ponadto ma komparator (C), który porów¬ nuje róznice ((ra — wa), (wa — ra)) miedzy zawar¬ toscia adresu tych dwóch liczników do pierwszej lub drugiej róznicowej wartosci granicznej (dl, d2) wskazujac zagrozenie nadmiarowa lub niedo- miarowa zajetoscia pamieci buforowej, a ponadto komparator (C) wysyla sygnal przerywania do wspomnianego ukladu przetwarzania . impulsów wysylajacego lub odbiorczego systemu kompute¬ rowego jezeli wystepuje takie zagrozenie dla za¬ pobiegania okresowi taktowania nastepujacemu po przetworzeniu sygnalu przerywania przed uzyciem go do przesylania informacji, oraz ma zespól nie¬ zawodnosci (RD), który dla uzyskania niezawod¬ nosci komparatora (C) wykonuje porównanie faz miedzy okresami taktowania systemów kompute¬ rowych i który za pomoca wyników porównania fazowego powoduje, ze komparator wysyla tylko takie sygnaly przerywania, jakie sa generowane na podstawie niezawodnej zawartosci adresowej (wa, ra) liczników (ACr, ACw). 2. Generator wedlug zastrz. 1, znamienny tym, ze zespól niezawodnosci (RD) ma komparator fa¬ zowy (PC), który modyfikuje jeden ze wspomnia¬ nych ciagów impulsowych jaki jest wykorzystany w jednym z komputerów wobec czego wspomnia¬ ne czesci okresowe (ppl, pp2) sa znaczone i porów¬ nuje ten modyfikowany ciag impulsowy (cs4/l) z dwoma ciagami impulsowymi (02, 03, cs2, cs4) jakie sa generowane w drugim z tych kompute¬ rów podczas jego pierwszych czesci okresowych z przesunieciem fazowym jednego wzgledem dru¬ giego, które jest wieksze od przesuniecia fazowe¬ go drugich czesci okresowych, a ponadto kompa¬ rator fazowy ma taki uklad, ze wybiera miedzy wspomnianymi dwoma ciagami impulsowymi (02, 03, cs2, cs4) ten ciag/ impulsowy, który daje naj- korzystniejsze polozenie fazowe wzgledem wartos¬ ci granicznych czesci okresowych modyfikowanego ciagu impulsowego, a ponadto zespól niezawodnos¬ ci (RD) ma zespól bramkowy (GD), który jest po¬ budzany przez ciag impulsowy wybierany za po¬ moca komparatora fazowego, przy czym ten zespól krokowo przesuwany ukladem przetwarzania im¬ pulsów wspomnianego jednego systemu kompute¬ rowego poprzez komparator do tych dwóch ukla¬ dów przetwarzania impulsów. 3. Generator wedlug zastrz. 2, znamienny tym, ze dwa ciagi impulsów jakie komparator fazowy (PC) odbiera od generatora zegarowego wspom¬ nianego drugiego komputera skladaja sie z impul- 20 25 30 35 40 45 50 55 6013 113 598 14 sów cs2, cs4) o szerokosci wiekszej niz druga czesc okresowa wspomnianego jednego komputera i zbo¬ cza tylne tych impulsów sa wykorzystane do okre¬ slenia najkorzystniejszego polozenia fazowego. 4. Generator wedlug zastrz. 3, znamienny tym, ze komparator fazowy (PCfcma licznik czasu (TC) za pomoca którego wybierany sposród dwóch cia¬ gów impulsowych (cs2, cs4) ciag impulsów jest podtrzymywany przez okreslona liczbe okresów taktowania, nawet jezeli drugi ze wspomnianych ciagów impulsowych daje przed tym wspomniane najkorzystniejsze polozenie fazowe., U_/y/ J r U—ppl—J O YAC* ywa i—\(ra-wa)}d1 r-\{wa-ra}ld2 [CO r^^K Ig,! SC RD TT o ACr z: i ^ "V ^ Fig. I OD ACw Q FJ2 ^ACr h -Mli FJ1 * £ cs4 FJ3 EOftl Wj5 ¦w -{3z AND cs2 E0R2 \SSE &A HM n cs2 CH cs4 Fig. 2 PC113 598 tp-nr n / ?/ I n+2 n+3 tn*4 n+5 0+6 n+7 n+8 ¦ n+$\ i / n—n—n—h—n n h_n__p_n_r 2 -n—rL_rxT_^j-i_r_rL__n n__ri_rL__n_^ —ru_TL_rLr_rLr_n—n n_n_ru_n_ —n—n—n—n—n n n n n n CS cs2 es 3 cs4 t-nr m m+1 tp-nr1 2 m+2 m+3 m+4 m+5 Fig. 3a 8 cs2 1 C$4 __r FJ1 FJ2 FJ3 EORl FJ4 FJS SSE CH tp-nr 8 es 4/1 / cs2 _TL cs4 h J1 L FJ2 FJ3 EORl FJ4 f FJ5 ÓSE \z CH r 1 r 1 9 TL J~l r _l ~1 r~ — t - l_ \ / _n tl 1 n 1 J i_ i r~ n i\ 10 ^ ( ^~ r ^_ ( ^ I f K 1— 21 _k_ \ n n tl _l L ~1 r 1 22 \ 1 l~L_ _n r 1 1 1 ^ 1 t - J _r 1 1 1 _l -TL r L N ^3 1 _r J 1 _K_ n n L r 3 N 24 ~\ 1 r 1 n * — K Fig. 3b Druk WZKart. 1-5149 Cena 45 zl. PL PL PL The subject of the invention is an address and interrupt signal generator for generating addresses by means of which the buffer memory is made to write and read, as well as for generating interrupt signals that are sent to the computer system from which information for control is sent. telecommunications equipment to a buffer memory, wherein said interrupt signals are sent to a receiving computer system which receives said information from the buffer memory. Each of the two systems contains one clock generator, which is controlled by its own oscillator and generates many trains of pulses with phases different from each other, and is connected to the pulse processing system in order to suppress the pulses in one of the mentioned systems thanks to interrupt signals. pulse trains that are selected to indicate timing periods, including first and second periodic parts, during which data processing produces reliable and reliable results, respectively, and said timing periods are used for transmitting information , if the associated pulses are not suppressed by the pulse processing system, and the mentioned computer oscillators nominally have the same frequency, but their frequency interval shifts. 25 30 It has long been known how to transfer information between two computers working asynchronously using the so-called "first in, first out" buffer memory. If the buffer memory has a theoretically infinitely large capacity and if the transfer time is allowed to be infinite long, so this large buffer memory can be half occupied before the first piece of information is read, the asynchronism that occurs never causes any loss of information due to the fact that the buffer memory will be delayed so much that the writing of the information word coincides in time with its reading. So far, this problem required adapting the buffer capacity and transfer time to this asynchronism. The goal of the invention is to enable the use of a small buffer capacity of memory with consistently short transfer times. The basic idea is to influence asynchronism using interrupt signals if there is a risk that the buffer memory will be over- or under-occupied. Said interrupt signals are generated reliably by taking into account respectively the said oscillator offset frequency intervals and by taking into account said portions of the time clock periods which result in reliable data processing. 113 598113 598 3 An address and interrupt signal generator has been developed for generating addresses by means of which the buffer memory is activated for writing and reading, and also for generating interrupt signals that are emitted to the sending computer system, from which the information for controlling telecommunications equipment is sent to a buffer memory, wherein the interrupt signals are further emitted to a receiving computer which receives this information from the buffer memory, then said two systems have a clock generator, each of which is controlled by its own oscillator and generates a plurality of phase-shifted pulse trains with respect to each other and is coupled to a pulse processing circuit in the first pulse train which is selected to indicate time clocking periods including first and second periodic parts during which such processing is performed respectively. These data give reliable and unreliable results, wherein said time periods are used for transmitting information if the associated pulses of the first pulse train are not attenuated by the pulse processing system and said computer oscillators have nominally the same frequency, but intervals ¬ frequencies shift, according to the invention, it is characterized by the fact that it has two circulating counters, the first or second of which is moved step by step by the pulse processing system of the sending or receiving computer system and has its output connected to the recording inputs or reading the buffer memory, it also has a comparator that compares the difference between the contents of the address of these two counters to the first or second differential limit value, indicating the risk of over or under occupancy of the buffer memory, and further the comparator sends an interrupt signal to the buffer memory. of the pulse processing circuit of the transmitting or receiving computer system, if such a threat exists, to prevent a clocking period following processing of the interrupt signal before it is used to transmit information, and has a reliability unit which, to achieve reliability, performs performs phase comparison between the clocking periods of computer systems and which, using the results of the phase comparison, causes the comparator to send only such interrupt signals that are generated on the basis of the reliable address content of the counters. The reliability unit has a phase comparator which modifies one of said pulse trains which is used in one of the computers, whereby said periodic parts are marked and compares this modified pulse train with two pulse trains which are generated in the other of these computers during its first periodic parts with a phase shift of one with respect to the other, which is greater than the phase shift of the second periodic parts. 4 Moreover, the phase comparator is arranged in such a way that it selects between the two mentioned pulse trains the pulse train that gives the most favorable phase position in relation to the boundary values of the periodic parts of the modified pulse train. Furthermore, the reliability unit has a gate unit which is excited by a pulse train selected by means of a phase comparator, this gate unit io being connected to a counter which is stepwise advanced by the pulse processing circuit of said one computer system through the comparator to the two relay circuits. ¬ pulse generation. 15 Two trains of pulses that the comparator receives. from the clock generator of said second computer consist of pulses having a width larger than the second periodic part of said one computer and the trailing edges of these pulses are used to determine the most favorable phase position. The phase comparator has a time counter for by means of which one pulse train selected from among two is maintained for a specified number of clock periods, even if the second of the said pulse trains gives the said most favorable phase position. The subject of the invention is presented in an exemplary embodiment in the drawing, in which Fig. 1 shows a block diagram showing the main parts of the address generator and interrupt signals and their connection to computers as well as to the buffer memory, Fig. 2 - the phase comparator, which together with the gate unit is located in device reliability, Fig. 3 - timing diagrams for a better understanding of how the phase comparator works. Fig. 1 shows the buffer memory B 40 through which information is sent from the computer sending SG to the computer receiving RC. Both computers, which are incorporated into the telecommunications equipment not shown, are controlled according to the same principle by means of OSC oscillators, CG clock generators and PTC pulse processing systems belonging to the respective system. In each system, a clock generator connected to an oscillator generates many trains of pulses that are out of phase with each other. Among these pulse trains, only pulse trains 01, 02 and 03 are shown. Said pulse trains are used to determine timing periods tp, which are divided into multiple phases. 55 The response times, periodic times, transfer times, transient times in the data processing devices of the corresponding computer are considered using the known phase division principle to obtain reliable data processing. 60 The phase division itself is not the subject of consideration in connection with the subject of the invention, but Fig. 1 shows an example of an embodiment in which the timing periods of the time tp are determined by means of pulse trains 01, which control the said pulse processing systems. P*TC113 598 5 of the appropriate computer and the RD reliability unit, which will be described later, is fed with pulse train 01, which is obtained from the computer sending SC, and pulse trains 02 and 03, which are obtained from computer receiving the RC. The mentioned pulse processing system also has another control input. The signals received on it are marked as interrupt signals bs, the pulse processing system works in such a way that a pulse belonging to sequence 01 is suppressed each time it received at least one signal during the timing period of the time preceding this pulse. interrupt and in such a way that each undamped pulse is extended to a pulse whose width approximates the time period. As described below, response times in pulse processing systems and in devices that are controlled by these systems , limit the reliability for said information transfer via the buffer memory. Figure 1 shows in an enlarged view that the time clocking periods include first and second periodic parts ppl and pp2, respectively, during which a reliable or unreliable control signal is received. It is further assumed that of the five consecutive 01 pulses, the interrupt signals of the sending computer have suppressed the second and third pulses, while the interrupt signals of the receiving computer have suppressed the third and fifth pulses. The computer generates internal interrupt signals, for example to prepare for the so-called "refresh" operations which must be performed at regular intervals in the dynamic memory devices of the computer and during which data processing is interrupted so that said buffer memory B neither receives any new information nor can send stored information. This is symbolically represented in Fig. 1 by means of a sending gate GS located in the sending computer and by means of a receiving gate GR located in the receiving computer, these gates having their excitation inputs connected to the processing circuit pulses of the appropriate computer. "Refresh" operations are usually controlled by a timer that is independent of the appropriate clock generator. By means of the mentioned internal interrupt signals, the cooperation between slow and fast working devices of the computer is also regulated. With regard to the startup task according to the invention, it is important to state that the computer system is such that data processing is interrupted from time to time. time during time clocking periods, which are determined by interrupt signals. Said computer oscillators are nominally of equal frequency with their offsets by appropriate amounts. frequency spacing. Due to this shift, one of the two computers works constantly, or sometimes faster or slower than the other one. Accordingly, such a shift causes an asynchrony between the data processing operations of these computers. The asynchronism is increased or decreased from time to time by means of the above-mentioned internal interrupt signals, which are generated at odd periods in both computers. puters. The resulting asynchronism influences the level of buffer memory occupancy. If the computer system sending information runs faster or slower than the computer system receiving the information, there is a risk that the buffer memory will be over or under occupied and therefore there is a risk of data loss. To obtain loss-free information transfer between asynchronously working computers, the address and interrupt signal generator according to the invention is turned off, which, apart from the above-mentioned RD reliability unit, has two address counters ACw, ACr and comparator C, which are connected to the buffer memory and to the pulse processing systems 25 of these systems. The ACw/ACr address counter has its step input connected to the pulse processing system of the sending (receiving) computer, and its outputs are connected to the address inputs 30 of writing/reading the buffer memory, and generates using the circular counting method, address numbers 1^ (wa/ra)^ n for activating each of the buffer units n in the buffer memory. By the word "circular" it is understood that each leading edge received at the step input causes the preceding address number to be increased by one counting unit, but the number 1 is obtained after the number n. 40 The task of the mentioned comparator is constantly calculating the differences between the contents of these two address counters, and consistently monitoring the level of buffer memory occupancy. It is impossible for the same buffer set to be activated at the same time for writing and reading. Therefore, the buffer memory is completely occupied, if information is written, for example, in a buffer unit with address number n, while information is read from a buffer unit with address number 1, the buffer memory nfe may be further emptied if, for example, the write is made using address number 2, while reading is done using address number 1. A difference limit value of dl or d2 is obtained, which indicates that there is a risk of over- or under-occupancy of the buffer memory. When labeling the number of buffer units occupied / unoccupied (ra - wa) / (wa - ra) = = number of buffer units in the circulation direction between the buffer unit energized for read/write and the buffer unit energized for read/write , the comparator generates an interrupt signal 65 for suppressing the following pulse 01, and these interrupt signals are sent to the information sending/receiving computer if (ra — wa) Jd 1 / / (wa — ra) ^ d2. Such the comparator is performed using conventional logic elements. To calculate the mentioned number of occupied or unoccupied buffer units, for example, standardized arithmetic logic units designated JEDEC (Technical Council for 10 Junction Electronic Devices) 74181 are used. For comparison of the differential limit values with the calculation results for mathematical logic units and to generate interrupt signals, for example, comparator circuits marked JEDEC 7485 are used. Interrupt signals enable loss-free information transfer even when the buffer memory contains only a few buffer units. The smaller the buffer memory, the shorter the average data transfer time, but the greater the risk of over- or under-occupancy. Each interrupt signal, . which is generated by the comparator reduces the data processing capacity of the two computers if an internal interrupt signal is not sent - during an appropriate period of time clocking - to the appropriate pulse processing circuit. The larger the buffer memory, the greater there is a probability that the oscillator shift will change direction and that the internal interrupt signals of the two computer systems will compensate each other before the comparator outputs the interrupt signal. If the buffer memory is constructed in such a way that it has n = 8 buffer units, in practice, favorable conditions are obtained regarding both data transfer time and data processing speed. In addition to the above-mentioned aspects regarding the construction of the buffer memory, reliability is also important. , when the comparator generates interrupt signals to achieve error-free transfer of information between computers running asynchronously. Data read/write information to and from the buffer memory is a data processing operation that is controlled by the sending/receiving computer and is therefore as reliable as a free data processing operation that is performed in one single computer system. Fig. 1 shows that the said sending and receiving gates GS, GR are excited only during the said reliable portions of the ppl time periods containing phases intended for writing and reading information, and during the occurrence of these phases the mentioned address counters transmit reliable address numbers wa,ra. The only device that is subject to the influence of asynchronous time clocking periods is the comparator.' If it is assumed that the comparator calculates the said address number differences at times which are always placed in the middle of the reliable 60 8 parts of the ppl time periods of the first computer, it turns out, thanks to the oscillator shift that occurs, that the said times are sometimes placed in the unreliable parts timing periods of the second computer's pp2 time. Interrupt signals that are unnecessarily generated due to unreliable contents in the corresponding address counter result in reduced data processing capacity. Interrupt signals lost in this way cause loss of information in data transfers between the two computers. Therefore The above-mentioned reliability device is an absolutely necessary part of the address and interrupt signal generator, its general function being to ensure, by means of phase comparison between computer time periods, that the comparator sends only such interrupt signals to the pulse processing systems. , which are generated thanks to the reliable contents of the address counters. A simple circuit solution for performing this general reliability function includes a bistable flip-flop and a gate in the form of a logic element I. The first phase position in the first computer system, which is obtained after one quarter of the time of the reliable part of the period is compared to either the corresponding first phase position of the second computer system or to the second phase position of the second system which is obtained after three quarters of the time of the reliable part of the period. Said first phase position of the first system represents a bistable first state flip-flop which excites the first input of the gate of the logic element I, wherein the second input of the logic element I is excited by means of the first or second phase position of the second system. If the pulses generated at the output gates of the logic element I represent a bistable flip-flop to its second state, then these pulses certainly occurred during the reliable timing periods of the two systems and can therefore be used to control the computer. Such a simple reliability device is reliable in with respect to the unreliable portions of the periods, but if the phase position of the first system shifts in an alternating direction about the second phase position of the second system, then the gate control pulses of the logic element I are generated in the alternating phase positions in such a manner. such that one of the two following time periods of the second system contains two control pulses, while the other period contains no control pulse. If there is a risk of over- or under-occupancy during such a shift, two interrupt signals are eventually generated - one time clock too late, even though one signal was sufficient to compensate for the asynchrony caused by this type of shift. suniecia.9 113 598 10 cs4/l, is higher than the frequency of the oscillator of the second computer, which determines the mentioned sequence of clock pulses' cs2 and cs4, then the first OR element changes its state from logical "1" to logical "zero" and from "zero" to "one" when the trailing edges of the CS2 train and the CS4 train, respectively, move through the unreliable parts of the periods of the CS4/1 pulse train. If the oscillator frequencies shift in the opposite direction, appropriate state changes are obtained from "zero" to ~ "one", or from "one" to "zero", when the trailing edges of the CS2 sequence and the CS4 sequence shift vary through the edges of the pulse train cs4/l. The phase comparator PC shown in Fig. 2 15 has a CH switch by means of which the leading edges of the pulse train cs2 or cs4, depending on the logic state "one" or "zero", are generated from time counter TC, and are transmitted to the GD device for controlling the comparator C.20 described as in Fig. 1. A time counter adapted to stabilize the reliability device to counteract the above-mentioned shifts in the alternating direction and also against changes in the reaction time flip-flops DFJ1, FJ2, FJ3 have a single-state element SSE, which assumes the logical state "one" when the gate of the OR element EOR2 is energized. In addition, the time counter has two D flip-flops FJ4, FJ5, whose outputs are connected to said gate of the second OR element. Then the differential limit of the comparator must be determined taking into account the risk of delay. Moreover, the redundant interrupt signal occurs in reduced data processing capacity. Compared to the discussed circuit solution, Figure 2 shows an improved reliability device, whose phase comparator PC has three conventional D flip-flops FJ1, FJ2, FJ3 for controlling the OR element EOR1. The principle of operation of the improved reliability device is described by the time diagrams shown in Fig. 3. Among the mentioned D flip-flops, two flip-flops FJ1 and FJ2 according to Fig. 2 receive in parallel from the first cell. puter the pulse train cs4/l and from the second computer one of the two clock pulse trains cs2 and cs4i. The pulse train cs4/l has pulses and time intervals as long as the time clock period and is generated when , when such a pulse train is no longer in the computer, for example by means of a pulse processing circuit (not shown in FIG. According to the pulse processing systems shown in Fig. 1, the PTC extends the undamped pulses to a pulse having a width approximately equal to one time period. It is then achieved that the boundary times between the pulses and the time intervals of the pulse train cs4/l contain unreliable parts of the periods during which said address counter contains unreliable address numbers. Said two trains of clock pulses output cs2, or cs4 have pulses with leading edges that occur after one quarter or three quarters of the time of the clock periods, and with a width of 1/4 of the time of the clock period. It is assumed that the time clock period is divided into four phases, with sequences cs2 and cs4 are already present and are used within the computer. The fact that these edges of said cs2 and cs4 sequences are not actually at right angles as seen in Fig. 3' and that the trailing edges of cs4 pulses occur during unreliable parts of the ¬ connected to the second computer system, does not affect the operational efficiency of the reliability device according to the arrangement as in Fig. 2. The mentioned D flip-flops FJ1, FJ2 are controlled by clock pulses using the trailing edges of the CS2 pulses or CS4 pulses. The DFJ3 flip-flop is connected in series to the DFJ1 flip-flop and is controlled by means of clock pulses on the trailing edges of the CS4 pulses in order to obtain phase changes of the time-coincident logical states of the F.12, FJ3 flip-flops, each of whose outputs is connected to the inputs. cia of said first OR EOR1. If the frequency of the oscillator of the first computer that determines said pulse train Furthermore, the output of flip-flop DFJ4 is coupled to the inputs of said switch and flip-flop FJ5. The DFJ4 flip-flop has its input connected to the first OR element EOR1 and is supplied with clock signals via the logic element I via such trailing edges during the CS2 pulses that do not coincide with the moment t characteristic of the mentioned single-state SSE element. The FJ5 D flip-flop is fed with clock signals on the leading edges of the cs2 pulse train. Fig. 3 shows timing and time diagrams to describe the following oscillator shifting example: the csl/1 pulse train, whose time clock periods are numbered from 1 to 10 and 21 to 24, is generated by shifting the oscillator frequency in an alternating direction, and the clock pulse trains cs2 and cs4 are generated with a fixed ascillator frequency. The time clocking periods with numbers 1, 2, 3, 4 and 6 are smaller, while the periods with the remaining numbers are larger than the time clocking periods belonging to the cs2 and cs4 pulse trains. Between time periods 3 and 8, the trailing edges of the CS2 pulses move in an alternating direction through the unreliable portions of the CS4/I pulse train periods. Two trailing edges of the pulse train cs4 occur during time clock period 22, the first occurring immediately after and the second immediately before the respective unreliable portions of the periods. It is obtained that the first OR element EOR1 changes its logic state during each of the 10 .20 25 30 35 40 45 50 55 60113 598 11 12 time periods 5 to 8 and at the end of time period 22. The D flip-flop FJ4, however, changes its state* thanks to the single-state element SSE, which is energized during said time t, only at the end of clock period 5 and during clock periods 8 and 23. The D flip-flop FJ4 controls said CH switch in such a way that the gate unit GD is energized during clock periods 3, 4, 5 , 9, 10 21, 22 by the respective leading edges of the pulses cs2 and during clocking periods 6, 7, 8, 24 by the corresponding leading edges of the pulses cs4. During clocking period 23 the gate unit is excited by the current shift of the oscillators using the leading edge of the CS2 pulses and the leading edge of the ijppulses CS4. It should be remembered that the large shift value shown in Fig. 3 does not occur in practice. Practically a change in the direction of shift that occurs during time clocking periods. 5 to 7 spans a much larger number of time clocks. Therefore, in practice, the characteristic time t for a single-state element is selected to cover 32 clocking periods. Moreover, it should be known that the unreliable parts of the periods are very small in relation to the pulse width of the cs2 and cs4 sequences. By performing the phase comparison using the trailing edges of the pulse trains cs2 and cs4 and by energizing the gate device with the appropriate leading edges, a stable operating method for the reliability device is ensured. The mentioned GD data processing unit either controls sending address numbers from two address counters ACw, ACr to the comparator C as shown in Fig. 2, or sending interrupt signals from the comparator to the PTC pulse processing systems of both computer systems. Patent claims 1. Address and interrupt signal generator for generating addresses , by means of which the buffer memory is activated for writing and reading, and also for generating interrupt signals that are emitted to the sending computer system from which information for controlling the telecommunications equipment is sent to the buffer memory , wherein the interrupt signals are further emitted to the receiving computer, which receives this information from the buffer memory, then said two systems have a clock generator, each of which is controlled by its own oscillator and generates a plurality of pulses with phases shifted relative to each other and is connected to a pulse processing circuit for attenuation by means of pulse interrupt signals in the first pulse train which are selected to indicate time clocking periods including first and second periodic parts during which the respective data processing produces reliable results and unreliable, said timing intervals being used for transmitting information if the associated pulses of the first pulse train are not attenuated by the pulse processing circuit, and said computer oscillators are nominally of the same frequency but the frequency intervals shift network, characterized in that it has two circular address counters, the first of which (ACw) or the second (ACr) is moved step by step by the pulse processing system of the sending or receiving computer system and has its output connected to inputs for writing or reading the buffer memory, and also has a comparator (C) that compares the differences ((ra - wa), (wa - ra)) between the contents of the address of these two counters to the first or second differential limit value ( dl, d2) indicating the risk of excessive or underutilization of the buffer memory, and in addition, the comparator (C) sends an interrupt signal to the mentioned processing system. pulses of a transmitting or receiving computer system if there is such a risk to prevent a clocking period following processing of the interrupt signal before using it for transmitting information, and has a reliability unit (RD) which, to achieve the reliability of the comparator (C) performs phase comparison between the clocking periods of computer systems and which, using the results of the phase comparison, causes the comparator to send only such interrupt signals that are generated on the basis of the reliable address content (wa, ra) of the counters (ACr, ACw). 2. Generator according to claim 1, characterized in that the reliability unit (RD) has a phase comparator (PC) which modifies one of the said pulse trains that is used in one of the computers, so that the said periodic parts (ppl, pp2) are marked and compares this modified pulse train (cs4/l) with two pulse trains (02, 03, cs2, cs4) which are generated in the second of these computers during its first periodic parts with a phase shift of one relative to the other, which is greater than the phase shift of the second periodic parts, and moreover, the phase comparator has such a system that it selects between the two mentioned pulse sequences (02, 03, cs2, cs4) the pulse sequence that gives the most favorable phase position relative to the limit values of the periodic parts of the modified pulse train, and in addition, the reliability unit (RD) has a gate unit (GD), which is excited by the pulse train selected using a phase comparator, and this unit is stepwise shifted by the system. converting the pulses of said one computer system through a comparator to said two pulse processing systems. 3. Generator according to claim 2, characterized in that the two trains of pulses that the phase comparator (PC) receives from the clock generator of said second computer consist of pulses with a width greater than the second periodic part of said one computer and the trailing edges of these pulses are used to determine the most favorable phase position. 4. Generator according to claim 3, characterized in that the phase comparator (PCfcma - time counter (TC) by means of which a pulse train selected from two pulse trains (cs2, cs4) is maintained for a specified number of clocking periods, even if the second of said pulse trains gives mentioned most favorable phase position., U_/y/ J r U—ppl—J O YAC* ywa i—\(ra-wa)}d1 r-\{wa-ra}ld2 [CO r^^K Ig,! SC RD TT o ACr z: i ^ "V ^ Fig. I OD ACw Q FJ2 ^ACr h -Mli FJ1 * £ cs4 FJ3 EOftl Wj5 ¦w -{3z AND cs2 E0R2 \SSE &A HM n cs2 CH cs4 Fig. 2 PC113 598 tp-nr n / ? / I n+2 n+3 tn*4 n+5 0+6 n+7 n+8 ¦ n+$\ i / n—n—n—h—n n h_n__p_n_r 2 -n—rL_rxT_ ^j-i_r_rL__n n__ri_rL__n_^ —ru_TL_rLr_rLr_n—n n_n_ru_n_ —n—n—n—n—n n n n n n CS cs2 es 3 cs4 t-nr m m+1 tp-nr1 2 m+2 m+3 m+4 m+5 Fig .3a 8 cs2 1 C$4 __r FJ1 FJ2 FJ3 EORl FJ4 FJS SSE CH tp-nr 8 es 4/1 / cs2 _TL cs4 h J1 L FJ2 FJ3 EORl FJ4 f FJ5 ÓSE \z CH r 1 r 1 9 TL J~l r _l ~1 r~ — t - l_ \ / _n tl 1 n 1 J i_ i r~ n i\ 10 ^ ( ^~ r ^_ ( ^ I f K 1— 21 _k_ \ n n tl _l L ~1 r 1 22 \ 1 l~L_ _n r 1 1 1 ^ 1 t - J _r 1 1 1 _l -TL r L N ^3 1 _r J 1 _K_ n n L r 3 N 24 ~\ 1 r 1 n * — K Fig. 3b WZKart print . 1-5149 Price PLN 45.PL PL PL