Przedmiotem wynalazku jest przetwornik ana¬ logowo-cyfrowy kompensacyjny zwlaszcza do wspólpracy z minikomputerem. Znane sa wyspe¬ cjalizowane kompensacyjne przetworniki analogo¬ wo-cyfrowe wspólpracujace z komputerami, wy¬ korzystywane w systemach SMA i CAMAC. Kom¬ pensacyjny przetwornik analogowo-cyfrowy wy¬ korzystywany do celów SMA znany jest z publi¬ kacji zamieszczonej w miesieczniku „Pomiary, au¬ tomatyka, kontrola" nr 10 z 1974 r. Rozwiazanie to opiera sie na konwerterze cyfrowo-analogowym, zbudowanym z sieci rezystorów R-2R, tranzysto¬ rowych kluczy analogowych i ich ukladów steru¬ jacych oraz zródla odniesienia. W rozwiazaniu tym konwerter cyfrowo-analogowy wlaczony jest miedzy wyjscia rejestru wyjsciowego a jedno z wejsc komparatora. Do drugiego wejscia kompa¬ ratora dolaczony jest wzmacniacz napiecia prze¬ twarzanego. Wyjscie komparatora polaczone jest z rejestrem wyjsciowym poprzez uklad wyjscio¬ wy.Uklad zawiera równiez rejestr przesuwny, któ¬ ry sterowany jest z ukladu startu i generatora.Wada tego rozwiazania jest uzaleznienie okresu zegara od czasu ustalania sie przyrostu napiecia kompensujacego od najbardziej znaczacego bitu (MSB) w wyniku cyfrowym. Sposób sterowania konwerterem cyfrowo-analogowym w znanych roz¬ wiazaniach nie pozwala na uzyskanie malych cza- 10 15 25 30 2 sów przetwarzania rzedu kilkudziesieciu mikrose-~ kund, przy zastosowaniu konwerterów cyfrowo- -analogowych produkcji krajowej, serii HRY.W rozwiazaniu wedlug wynalazku, w celu uzy¬ skania krótkiego czasu przetwarzania rzedu kil¬ kudziesieciu mikrosekund uniezaleznia sie okres przebiegu zegarowego od czasu ustalania sie na¬ piecia kompensujacego, odpowiadajacego przela¬ czaniu sie klucza najbardziej znaczacego bitu MSB w konwerterze cyfrowo-analogowym. Dzieki temu rozwiazanie to pozwala na zastosowanie modulu konwertera cyfrowo-analogowego. serii HRY pro¬ dukcji krajowej zachowujac czas przetwarzania tego samego rzedu co w rozwiazaniach znanych.Przerzutnik MSB rejestru wyjsciowego steruja¬ cy odpowiednim kluczem konwertera pracuje w czasie dwóch taktów zegarowych. W tym celu przerzutnik MSB sterowany jest poprzez rejestr przesuwny o pojemnosci powiekszonej o jeden wzgledem rejestru wyjsciowego. Kazdy przerzut¬ nik rejestru wyjsciowego jest polaczony z odpo¬ wiadajacym mu bitem rejestru przesuwnego za pomoca dwu wejsc, jednakze we wszystkich prze- rzutnikach z wyjatkiem przerzutnika MSB wej¬ scia te sa zwarte. W przerzutniku MSB natomiast, jedno wejscie polaczone jest z odpowiadajacym mu bitem rejestru przesuwnego, a drugie wejscie polaczone jest z dodatkowym bitem rejestru prze¬ suwnego. 110 3843 Wyjscia rejestru wyjsciowego polaczone sa z wejsciami cyfrowymi konwertera cyfrowo-analo- gowego i wejsciami informacyjnymi pamieci cy¬ frowej, której wyjscia informacyjne polaczone sa z wejsciami informacyjnymi ukladu interface'u po¬ laczonego z ukladem sterujacym. Wyjscia steru¬ jace ukladu sterujacego polaczone sa z wejscia¬ mi sterujacymi: ukladu pamieci cyfrowej, reje¬ stru przesuwnego, zegara taktujacego ten rejestr i ukladu próbkujaco-pamietajacego. Jedno wej-^ scie zegara polaczone jest z wejsciem rejestru przesuwnego i ukladu opózniajacego, a drugie — polaczone jest z wejsciem strobujacym kompara¬ tora. Jedno wejscie analogowe komparatora po¬ laczone jest z wyjsciem ukladu próbkujaco-pa¬ mietajacego a drugie — z wyjsciem konwertera cyfrowo-analogowego. Wyjscia: komparatora i u- kladu 'Opózniajacego, polaczone sa z odpowiedni¬ mi wejsciami rejestru wyjsciowego. Wejscie ana¬ logowe ukladu próbkujaco-pamietajacego polaczo¬ ne jest z wyjsciem ukladu przesuwu i wzmocnie¬ nia, którego wejscie stanowi wejscie analogowe przetwornika wedlug wynalazku.Wynalazek zostanie blizej wyjasniony w przy¬ kladzie wykonania przedstawionym na rysunku, na którym fig. 1 przedstawia schemat blokowy przetwornika analogowo-cyfrowego, fig. 2 przed¬ stawia polaczenia miedzy (n+ l)-bitowym rejestrem przesuwnym i n-bitowym rejestrem wyjsciowym, natomiast fig. 3 przedstawia schemat ideowy po¬ laczonych miedzy soba w (n+l)nbitowym reje¬ strze przesuwnym przerzutnika MSB i nastepnych, w liczbie (n—1).W przetworniku analogowo-cyfrowym wedlug fig. 1 kazde wyjscie (n+l)-bitowego rejestru wyjsciowego 6 polaczone jest z jednym z wejsc cyfrowych konwertera cyfrowo-analogowego 7 i jednym z wejsc informacyjnych pamieci cyfrowej 9. Wyjscia informacyjne pamieci cyfrowej 9 pola¬ czone sa z wejsciami informacyjnymi ukladu in- terface'u ,10, który moze byc podlaczony do mini¬ komputera. Uklad interface'u 10 polaczony jest z ukladem sterujacym 11. Wyjscia ukladu steruja¬ cego 11 polaczone sa z wejsciami sterujacymi: u- kladu pamieci cyfrowej 9, rejestru przesuwnego 5, zegara 4 taktujacego rejestr przesuwny i ukla¬ du próbkujaco-pamietajacego 2. Jedno wyjscie ze¬ gara 4 polaczone jest z wejsciem rejestru prze¬ suwnego 5 i ukladu opózniajacego 8. Drugie wyj¬ scie zegara 4 polaczone jest z wejsciem strobu¬ jacym komparatora 3. Jedno z wejsc analogowych komparatora 3 polaczone jest z wyjsciem kon¬ wertera cyfrowo-analogowego 7, a drugie — po¬ laczone jest z wyjsciem ukladu próbkujaco-pa¬ mietajacego 2. Wyjscia: komparatora 3, ukladu opózniajacego 8 i rejestru przesuwnego 5 pola¬ czone sa z odpowiednimi wejsciami rejestru wyj¬ sciowego 6. Wejscie analogowe ukladu 2 polaczo¬ ne jest z wyjsciem ukladu przesuwu i wzmocnie¬ nia 1, którego wejscie stanowi wejscie analogo¬ we przetwornika wedlug wynalazku.Jak przedstawia fig. 2 (n+ l)Hbitowy rejestr przesuwny 5 posiada n-przerzutników, których " wyjscia polaczone sa z odpowiadajacym im prze- 384 4 rzutnikiem rejestru wyjsciowego 6. Poza tym re¬ jestr 5 posiada dodatkowy (n + 1) ^przerzutnik, któ¬ rego wyjscie polaczone jest z dodatkowym wej¬ sciem przerzutnika MSB rejestru wyjsciowego 6. 5 'Jak to przedstawia fig. 3 wejscia a rejestru wyj¬ sciowego 6 podlaczone sa do wejsc 1 bramki AND-c. Wejscia b zas — do wejsc 2 bramki AND- -b. Dla przerzutnika MSB rejestru 6 wejscia a i b nie sa polaczone, natomiast dla wszystkich 10 pozostalych przerzutników tego rejestru sa zwar¬ te. Wejscia 1 bramek AND-b dla wszystkich prze¬ rzutników rejestru 6 sa podlaczone do wejscia c, wejscia 1 bramek AND-f — do wejscia f, a wej¬ scia 2 bramek AND-c — do wejscia d. Wejscia 15 2 bramek AND-e stanowia wejscia e rejestru wyj¬ sciowego 6. Wejscie 2 bramek AND-f zwarte z wejsciem bramki NOR-g w przypadku wszystkich przerzutników rejestru 6 stanowia wyjscia g re¬ jestru wyjsciowego 6. 20 Przy przetwarzaniu analogowo-cyfrowym w u- kladzie wedlug wynalazku dodatnie lub ujemne napiecie analogowe zamieniane jest w slowo cy¬ frowe zakodowane n-bitowym kodem binarnym.Sposób kodowania wartosci napiecia wejsciowego , jest zdeterminowany przesuwem skladowej sta¬ lej w ukladzie przesuwu i wzmocnienia 1. Uklad ten zapewnia dopasowanie analogowych napiec wejsciowych przetwornika, do maksymalnych na¬ piec wejsciowych komparatora 3 w celu uzyska¬ nia jak najwiekszej dokladnosci przetwarzania.Poczatkiem wykonywania operacji jest zdekodo- wanie w ukladzie interface'u 10 adresu urzadze¬ nia. Powoduje ono wyslanie do minikomputera z rejestru stanu w ukladzie sterujacym 11 stanu u- 35 rzadzenia — „wolne" lub „zajete .Gdy urzadzenie nie przetwarza — stan „wolne" — odebrany w ukladzie interface'u 10 rozkaz prze¬ twarzania analogowo-cyfrowego powoduje wyslanie 40 z pamieci cyfrowej 9 do minikomputera wyniku poprzedniego przetwarzania analogowo-cyfrowego.Otrzymanie z minikomputera sygnalu strobujace- go powoduje jednoczesnie: zmiane stanu na „za¬ jete", zapamietanie w ukladzie próbkujaco-pamie- 45 tajacym 2 chwilowej wartosci napiecia analogo¬ wego, start zegara 4 taktujacego rejestr przesuw¬ ny 5. Wlaczenie zegara 4 powoduje, ze pojawia¬ jaca sie kolejno na wyjsciach (n+ l)-bitowego re¬ jestru przesuwnego 5 logiczna „1" wyznacza do 50 pracy kolejno przerzutniki n-bitowego rejestru wyjsciowego 6 sterujacego kluczami konwertera cyfrowo-analogowego 7. W czasie jednego taktu zegarowego przerzutnik rejestru 6 wlacza odpowia¬ dajacy mu klucz konwertera 7 powodujac powie- 55 kszenie napiecia kompensujacego na wyjsciu kon- , wertera 7 o wartosc odpowiadajaca wyznaczonemu kluczowi.W komparatorze 3 napiecie przetwarzane porów¬ nywane jest z napieciem kompensujacym i w za- 60 leznosci od ich wzajemnej relacji odpowiedz kom¬ paratora 3 powoduje wylaczenie wyznaczonego klucza konwertera 7 lub nie. Rejestr wyjsciowy 6 sluzy do wysterowania wejsc cyfrowych kon¬ wertera 7. Rejestr ten zapewnia cztery rózne spo- 65 soby sterowania kluczami konwertera 7: wlacze-110 384 nie ich równoczesne lub kolejne oraz wylaczenie ich równoczesne lub kolejne. Wspólne wejscia a, b» gdy pojawi sie na nich logiczna „1" podawana z rejestru przesuwnego 5 wyznaczaja do pracy dany klucz konwertera 7. W tym przypadku od¬ blokowuje sie wejscie kasujace c i ustawiajace d.Minimalny, ale wystarczajacy odstep miedzy pra¬ ca klucza poprzedniego a nastepnego zapewnia u- klad opózniajacy 8 zastosowany na wejsciach d rejestru wyjsciowego 6. Odpowiedz komperatora 3 wylacza klucz poprzez wejscie c przerzutnika, lubnie. ' Przerzutnik MSB rejestru 6 pracuje w czasie plwóch taktów zegarowych, wejscia a, b przerzut¬ nika MSB nie sa polaczone ze soba tak jak dla pozostalych przerzutników rejestru wyjsciowego 6.Podawana na wejsciu a logiczna „1" podczas pier¬ wszego impulsu zegarowego ustawia przerzutnik MSB w stan „1", dopiero podczas drugiego impul¬ su zegarowego zostaje odblokowane wejscie c przyjmujace odpowiedz komparatora 3. Pozwala to na wydluzenie czasu potrzebnego do ustalenia sie napiecia kompensujacego dla MSB w stosun¬ ku do pozostalych przerzutników przy zachowaniu jednakowego dla wszystkich przerzutników czasu na odpowiedz komparatora i ewentualne wylacze¬ nie wyznaczonego przez rejestr 6 klucza konwer¬ tera 7.Do sterowania przerzutnika MSB rejestru 6 wy¬ korzystuje sie dodatkowe wyjscie rejestru prze¬ suwnego 5 o powiekszonej o jeden pojemnosci wzgledem rejestru wyjsciowego 6. Ustawienie o- statniego klucza konwertera 7 odpowiadajacego najmniej znaczacemu przerzutnikowi LSB w wy¬ niku cyfrowym oznacza koniec porównania. Po¬ woduje to jednoczesnie: zatrzymanie zegara 4, ko¬ niec pamietania napiecia wejsciowego i dalsze sle¬ dzenie jego zmian w ukladzie próbkujaco-pamieta- jacym 2, przepisanie wyniku" przetwarzania z re¬ jestru wyjsciowego 6 do pamieci cyfrowej 9. Za¬ pamietanie wyniku przetwarzania powoduje wyla¬ czenie poprzez wejscia f rejestru 6 wszystkich klu¬ czy konwertera 7, zmiane w ukladzie sterujacym 10 20 25 30 35 40 11 stanu urzadzenia na „wolne" i wyslanie do mi¬ nikomputera sygnalu oznaczajacego koniec prze¬ twarzania. _ Zastrzezenia patentowe 1. Przetwornik analogowo-cyfrowy, kompensa¬ cyjny, zwlaszcza do wspólpracy z minikompute¬ rem, zawierajacy konwerter cyfrowo-analogowy, którego wejscia cyfrowe polaczone sa z wyjsciami rejestru wyjsciowego, a wyjscie polaczone jest z wejsciem komparatora, znamienny tym, ze wyj¬ scie ukladu przesuwu i wzmocnienia <1) polaczone jest z wejsciem ukladu próbkujaco-pamietajacego (2), którego wyjscie polaczone jest z drugim wej¬ sciem komparatora (3), a wejscie sterujace ukla¬ du próbkujaco-pamietajacego l(2) oraz wejscia ste¬ rujace zegara (4) taktujacego rejestr przesuwny, rejestru przesuwnego (5) i ukladu pamieci cyfro¬ wej (9) polaczone sa z wyjsciami sterujacymi u- kladu sterujacego (14,), przy czym jedno wyjscie zegara (4) polaczone jest z wejsciem strobujacym komparatora (3), a drugie wyjscie zegara (4) pola¬ czone jest z wejsciem rejestru przesuwnego (5) i ukladu opózniajacego (8), natomiast wyjscie ukla¬ du opózniajacego (8), rejestru przesuwnego (5) o- raz komparatora (3) podlaczone sa do wejsc reje¬ stru wyjsciowego (6), którego wyjscia polaczone sa równiez z wejsciami informacyjnymi pamieci cyfrowej (9), przy czym wyjscie pamieci cyfrowej (9) polaczone jest z wejsciem ukladu interface'u (10), który polaczony jest z ukladem sterujacym (11). 2. Przetwornik wedlug zastrz. 1, znamienny tym,' ze rejestr przesuwny (5) posiada o jeden wieksza pojemnosc niz rejestr wyjsciowy (6). 3. Przetwornik wedlug zastrz. 2, znamienny tym, ze dwa wejscia bramek w przerzutnikach rejestru wyjsciowego (6), laczace odpowiadajace przerzut- niki rejestru przesuwnego <5), w przypadku naj¬ bardziej znaczacego bitu MSB rejestru wyjscio¬ wego (6) nie sa polaczone ze soba, natomiast w pozostalych bitach rejestru wyjsciowego (6) wej¬ scia te sa zwarte.i 10 384 •Hf m^-^t % ts 10 // k= Fig. < I tfSBl |n-l| L_ [71 15 ^ r mi Fig2 io Fig.3 DN-3, zam. 94/81 Cena 45 zl PL