NO176260B - Svitsje-element - Google Patents

Description

Den foreliggende oppfinnelse angår et svitsje-element for kommunikasjon, hvilket svitsje-element er forsynt med flere inngangskretser, flere utgangskretser, minst ett sett hukommelseskretser tildelt de respektive utgangskretsene, samt minst én styringskrets med en skrivebuss for data til hvilken datautganger fra inngangskretsene samt datainnganger til nevnte sett med hukommelseskretser er koblet, idet nevnte sett med hukommelseskretser har datautganger koblet til utgangs-k retsene.

Et slikt svitsje-element for kommunikasjon er tidligere beskrevet i internasjonal patentsøknad nr. PCT/EP88/00212

(P. Debuysscher 5). Dette kjente svitsje-element innbefatter flere sett hukommelseskretser, idet datainnganger og -utganger til hvert sett med hukommelseskretser er koblet til en felles utgang på skrivebussen for data og henholdsvis til utgangen eller senderkretsene gjennom en lesebuss for data. Inngangs-eller mottagerkretsene er dessuten koblet til en styringskrets for lesing og skriving som foreligger i fellesskap for alle hukommelseskretsene, og som er koblet til disse hukommelseskretser gjennom en adressebuss. Som en følge av dette kan bare én hukommelseskrets for et sett bli valgt ad gangen for å føre data fra en mottagerkrets eller for å føre data ut til den tildelte utgang eller senderkrets. Dette medfører at de samme data ikke kan skrives til to eller flere senderkretser, noe som f.eks. vil være nødvendig når det skal etableres en forbindelse fra ett punkt til flere punkter. Denne arbeidsmetoden er dessuten relativt tidkrevende også fordi 1eseoperasjonen til de forskjellige hukommelseskretsene må foretas i rekkefølge for disse kretser.

Et formål med foreliggende oppfinnelse er å tilveiebringe et svitsje-element for kommunikasjon som er av ovennevnte type, men som ikke medfører de nevnte ulemper.

Ifølge foreliggende oppfinnelse oppnås dette på grunn av det forhold at de nevnte datainnganger og -utganger til settet med hukommelseskretser er individuelt koblet til skrivebussen for data og til de. respektive utgangskretser.

Data kan på denne måten bli skrevet inn samtidig i to eller flere hukommelseskretser under samme skriveoperasjon, og data kan overføres til de ti 1 forordnede utgangskretser ved samme 1eseoperasjon .

I en fremstilling presentert ved the International Symposium on Subscriber Loops and Services, i Boston, 11.-16. september 1988, under tittelen "A flexible customer premises network concept based on ATM pri nei pl es'r, har B. Pauwels betraktet et to-koordinaters svi tsje-system med asynkron overføringsmodus, hvor datainngangene til hvert av flere, nærmere bestemt N, sett av hukommelseskretser M er koblet til én respektiv blant flere, N, skrivebusser for data. Imidlertid er de N inngangs- eller mottagerkretser bare koblet til de respektive blant disse busser. Dessuten er de M settene med N hukommelseskretser tildelt én respektiv blant en mengde pa M utgangskretser koblet dertil gjennom M lesebusser for data, slik at lesing av hukommelseskretser i hvert av de M sett på N må gjennomføres i rekkefølge.

Et annet karakteristisk trekk ved foreliggende svitsje-element for kommunikasjon, er at hukommelseskretsene til dette settet har en felles inngang for skrivesignal såvel som en felles inngang for leses ignal.

Ytterligere et karakteristisk trekk ved foreliggende svitsje-element for kommunikasjon er at hver av inngangskretsene er koblet til databussen via et data-buffer og er i stand til a lagre grupper av data i dette data-buffer på en forskjøvet måte, idet hver gruppe blir lagret i løpet av et første tidsintervall, og data-bufferet er i stand til å føre sine respektive grupper av data etter tur til databussen i løpet av et andre tidsintervall som avviker fra det første tidsintervall med et tredje tidsintervall, og at svitsje-elementet dessuten innbefatter en klokkekrets som tilveiebringer skrive- og lesesignaler som gjør inngangene for dette skrive- og lesesignalet fra hukommelseskretsene operative i løpet av det andre, henholdsvis det tredje tidsintervall.

Ytterligere et annet karakteristisk trekk ved svitsje-elementet i henhold til foreliggende oppfinnelse er at hukommelseskretsene er RAM-(Random Access Memories) kretser av typen med én eneste port.

RAM-kretser foretrekkes fremfor FIFO-kretser (First In,

First Out) fordi den sistnevnte typen introduserer relativ store forsinkelser. På den annen side medfører RAM-kretse typen med én eneste port den fordel at når de integreres p brikke sa vil de oppta mindre over f1ateplass enn RAM-krets av en type med to porter, og er derfor også billigere.

De ovennevnte og ytterligere formål og trekk ved oppfi nelsen vil bli nærmere forklart, og oppfinnelsen selv vil best forstått under henvisning til den følgende beskrivels et utførelseseksempel sett sammen med de ledsagende tegnin h vor: fig. 1 viser et svitsje-element SE for kommunikasjon, i

henhold til foreliggende oppfinnelse,

fig. 2 viser en første utførelse av data-bufferet DB0101

fig. 1,

fig. 3 viser signaler som forklarer driften av data-bufi

DB0101 i fig. 2,

fig. 4 viser en annen utførelse av data-buffer DB0101 i

fig- 1,

fig. 5 viser signalformer som illustrerer driften av da'

bufferet i henhold til fig. 4,

fig. 6 viser RAM-kretsen RAM0101 fra fig. 1 mer detaljer fig. 7 viser puls-signaler som forklarer driften av

hukommelsen RAM0101 i fig. 1, og

fig. 8 viser skri vevelgeren WP fra fig. 6 mer detaljert

Svitsje-elementet SE for kommunikasjon som er vist i fig. 1, utgjør en del av et kommunikasjonsnett med svitsj hvor flere slike elementer er innbyrdes forbundet på modu" måte. Svi tsje-elementet SE er i stand til a svitsje pakk fast lengde eller såkalte celler med digitale signaler so overføres i henhold til asynkron overføringsmodus (ATM)-teknikker, også kalt asynkron tidsdelings-(ATD)teknikker, flere, f.eks. 16 signalinnganger ROI - R16, til flere signalutganger T01 - T17. Hver celle omfatter f.eks. 36 av hvilke 4 byte benyttes som en overskrift og av hvilke resterende 32 byte er data.

Svitsje-elementet SE innbefatter 16 mottagerkretser RC01/16, 17 transmitterkretser TC01/17, 8 styrings- eller sentralhukommelses-styringskretser CMC01/08, en styringsk SEC for svi tsje-elementet samt en klokkekrets CLC. Disse kretser, av hvilke bare CLC, SEC, RC01, RC16, TC01, TC16, TC17, CMC01 og CMC08 er vist, blir innbyrdes forbundet med hverandre som vist og som nærmere omtalt nedenfor.

Mottagerkretsene RC01/16 er for det meste, men ikke full-stendig, av den typen som er omtalt i internasjonal patentsøk-nad nr. PCT/EP88/00273 (B. Pauwels 1) hva angår det ovennevnte svitsje-element med to koordinater, og hver har sin egen én-tråds datainngang ROI/16, hver sin respektive én-tråds adresseutgang A01/16 og hver sin åtte-tråds datautgang D01/16, hvor trådene som inngår i disse forbindelser er vist på figuren ved henholdsvis D0101 til D0108 og D1601 til D1608. Hver mottagerkrets har dessuten en ekstra datainngang forbundet med en velgerbuss SB og to klokkeinnganger CL1 og CL2 som er felles for alle mottagerkretsene. Antas at data ved 600 Mbit/s tilføres RC01/16, vil kl okkes ignalet CL1 få en byte-frekvens på 600/8 eller 75MHz, mens k1 okkes ignalet CL2 har en cel1efrekvens lik 600/288 MHz, fordi hver celle inneholder 36 byte eller 288 bit.

Hver av sentralhukommelseskretsene CMC01 - CMC08 innbefatter 16 adressebufre AB0101/1601 til AB0108/1608, henholdsvis tildelt mottagerkretsene RC01 til RC16, 16 data-bufre DB0101/1601 - DB0108/1608 også tildelt de samme mottagerkretser, 17 enkeltports RAM-kretser RAM0101/1701 til RAM0108/1708 som også er tildelt senderkretsene TC01 henholdsvis TC17, 17 mul ti pl eksere MUX0101/1701 til MUX0108/1708 tilforordnet disse RAM-kretsene, en 17-tråds adressebuss AB01 - AB08 samt en 36-tråds databuss DB01 - DB08.

De 16 adresseutgangene A01 - A16 for de respektive mottagerkretsene RC01 - RC16 er koblet til de paral1 el 1 koblede innganger til settene som omfatter 8 adressebufre AB0101/0108 henholdsvis AB1601/1608, og data-utgangene D0101/0108 til D1601/1608 for disse mottagerkretser, er individuelt forbundet med inngangene til data-bufrene DB0101/0108 henholdsvis DB1601/1608.

Hvert av adressebufrene har en 17-tråds adresseutgang og utgangene fra adres s ebu f rene som i-nngår i samme sentral hukommelseskrets er koblet til den 17-tråds adressebuss som er tildelt denne hukommelseskretsen• På samme måte har hvert av databufrene en 36-tråds datautgang og utgangene fra databufrene i samme sentralhukommelseskrets er koblet til den 35-tråds databuss som er tildelt denne hukommelseskrets. F.eks. er utgangene fra adresse- og databufrene i CMC01 og CMC08 koblet til adressebussene AB01 og AB08 samt hénholdsvis til databussene DB01 og DB08.

Hver av de 17 RAM-kretsene RAM0101/1701 til RAM0108/1708 i de sentrale hukommelseskretsene CMC01 til CMC08 har en én-tråds adresseinngang som individuelt blir forbundet med én tilsvarende av de 17 trådene i den tilknyttede adressebuss, og har dessuten en 36-tråds datainngang som blir koblet til den ti 1 forordnede databuss. F.eks. blir adresseinngangene til RAM-kretsene RAM0101 til RAM1701 som er innbefattet i CMC01, koblet til tilsvarende tråder på den 17-tråds adressebuss AB01 og datainngangene til disse RAM-kretsene blir alle koblet i parallell til den 36-tråds databuss DB01. Hver av RAM-kretsene har også en 36-tråds utgang som blir koblet til den 36-tråds inngang til den ti 1 forordnede multiplekser med én enkelt-tråds utgang. Alle RAM-kretsene til svi tsje-elementet SE har dessuten en felles inngang W for skri ves i gnålet og en felles signalinngang R for 1esesignalet. Utgangene fra settet som omfatter 8 mul ti pl eksere MUX0101/0108 til MUX1701/1708, blir koblet til de 8 inngangene til senderkretsene TC01 henholdsvis TC17.

Disse senderkretser TC01 - TC17 har sine signalutganger, henholdsvis T01 - T17. T01 - T16 er koblet til et ytterligere svitsje-element (ikke vist), mens T17 er koblet til styringskretsen SEC for svi tsje-elementet og derfra til en datainngang til hver av mottagerkretsene RC01 til RC16 via velgerbuss SB, på den måte som er beskrevet i den internasjonale PCT patensøknad nr. PCT/EP88/00482 (P. Barri 4).

Endelig frembringer klokkekretsen CLC, som svar på klokkesignalene CL1 og CL2 som tilføres den, følgende utgangssignaler vist i fig. 3, 5 og 7: et klokkesignal CL3 (fig. 3, 5) som har en frekvens på

37,5 MHz, d.v.s. halvparten av frekvensen til CL1, og en periode T3,

forskjøvne k1 okkesignaler CS01 til CS18 (fig. 3, 5), som hver har en periode lik 18 ganger perioden til CL3, og hver innbefatter en negativt rettet puls som også kalles

CS01/18 med en varighet lik T3,

skrive- og 1esesignalene W og R (fig. 7). W omfatter flere negativt rettede pulser som opptrer "under CS01/16, mens R omfatter en negativt rettet puls som opptrer under CS17. Skrive- og 1esesignalene W og R føres til inngangene med samme benevnelse på RAM-kretsene.

Da alle databufrene er identiske, er bare et av dem, d.v.s. DB0101 vist detaljert i fig. 2. Dette databuffer DB0101 innbefatter 4 D-f1 ip-f1 opper DF1 til DF4, 38 låsekretser LOI til L38, samt 36 3-ti1standsbufre

TB37/38/03/04.../35/36. Datainngangen D0101 til bufferet DB0101 er koblet til D-inngangen til DF1, mens datautgangen

Ql blir koblet til D-inngangen til D F 2, henholdsvis DF3. Data-utgang Q2 fra DF2 er koblet til D-inngangen til DF4. Data-utgangene Q3 og Q4 fra DF3 og DF4 blir koblet til data-inngangene til låsekretsene L02/04/.../36 og henholdsvis LO 1/03/.../35, mens data-utgangene fra LOI og L02 blir koblet til data-inngangene til henholdsvis L37 og L38. Data-utgangene L37, L38, L03, L04, ..., L35, L36 fra låsekretsene er koblet til inngangene for de respektive tre-ti1standsbufre TB37; TB38; TB03; TB04; ..., TB35; TB36, hvis utganger M37/38/03/.../35/36 utgjør den nevnte 36-tråds utgang fra buffer DB0101. Klokkeinngangene til DF1/2, DF3/4, LOI/02, L037/38/03/04, ..., L35/36 styres henholdsvis av klokkesignalene CL1, CL3, CS01, CS02, ..., CS18, mens alle tre-ti 1 standsbuf re styres av CS01.

Det skal bemerkes at tre-ti1standsbufferkretsene til de øvrige databufrene DB0201 til DB1601 for den sentrale hukommelseskrets CMC01, på samme måte styres henholdsvis av klokkesignalene CS02 til CS16. Generelt sett blir bufrene DB0101/0108 til DB1601/1608 henholdsvis styrt av klokkesignalene CS01 til CS16.

En annen utførelse av databuffer DB0101 er vist i fig. 4. Den omfatter to D-f1 ipp-f1 opper DF1 og DF2 samt 35 låsekretser LOI til L35. Data-inngangen D0101 til bufferet DB0101 er koblet til D-inngangen til DF1, hvis datautgang Ql er koblet til data-inngangene til DF2 og L35. Data-utgangene Q3 og Q4 fra DF2 og L35 er henholdsvis koblet til data-inngangene til låsekretsene LOI/03/.../33 og L02/04/.../34. Data-utgangene LOI, L02, ...L33, L34, Q3, Q4 fra disse kretser L01/35 og DF2, er koblet til inngangene til de respektive tre-ti1standsbufre (ikke vist), på en lignende måte som i fig. 2, og utgangene fra disse tre-ti1standsbufre utgjør den nevnte 36-tråds utgang M0101 fra bufferet DB0101. Klokkeinngangen til DF1, DF2/L35, L01/02, ... og L33/34 blir henholdsvis styrt av klokkesignalene CL1, CL3, CS01, .... CS17.

Fordi alle RAM-kretsene er like, er bare én av dem, nemlig RAM0101, vist i detalj i fig. 6. Denne RAM med én enkelt port har en adresseinngang AB01, en skrivesignalinngang W, en lese-signalinngang R og en datautgang MUX0101; og innbefatter en hukommelse MEM, en skrive-velger WP, en lesevelger RP, en komparator COMP, en multiplekser MUX, et register REG, et tre-tilstands buffer TB samt portstyrende kretser GC1 og GC2. Data-inngangen DB01 som er en 36-tråds forbindelse, er koblet til den 36-tråds data-inngang/utgang DIO for hukommelsen MEM samt til den 36-tråds inngang til registeret REG hvis 36-tråds utgang utgjør utgangen MUX0101 fra bufferet. Skrive- og lesevelgerne WP og RP har adresseutganger med 6 tråder, og disse er koblet til tilsvarende innganger til mul ti plekseren MUX hvis 6-tråds utgang er koblet til adresseinngangen AI til hukommelsen MEM. Adresseutgangene fra WP og RP er dessuten koblet til komparatoren COMP som har utgangene F for full og E for tom, hvilke utganger aktiviseres når hukommelsen er full, henholdsvis tom, og som styrer de portstyrende kretsene GC1, henholdsvis GC2. Øvrige innganger til GC1 er W og AB01 og utgangen fra GC1 styrer tre-ti1standsbuffer TB samt skrivevel-geren WP og komparatoren COMP. En annen inngang til GC2 er R, og utgangen fra GC2 styrer registeret REG, mul ti plekseren MUX, lesevelgeren RP og komparatoren COMP. Utgangssignalene GC1 og GC2 som tilveiebringes av disse portstyrende kretser, kan være representert av de Boolske funksjoner (1) og (2) som er angitt ved slutten av beskrivelsen, og hvor AB~01 utgjør komplementet til AB01.

Skrive- og lesevelgerne i fig. 6, er ski ftregistre med lukkede sløyfer av den type som er vist i fig. 8. Sistnevnte figur fremstiller spesielt skri ve velgeren WP mer detaljert. Denne skri vevelgeren omfatter et ski ftregister med lukket sløyfe og med seks trinn DA1 til DA6, som hvert består av en D-f1 ipp-f1 opp. Data-utgangene Al/5 fra disse f1 ipp-f1oppene DA1/5, kobles til data-inngangene til DA2/6 gjennom første innganger til OG-portene GA2/6 og utgangene Al/6 er også koblet til en portstyrende krets GC, hvis utgang er direkte koblet til en første inngang til en ELLER-port OR og via en inverteringskrets INV til de andre innganger til OG-portene GA2/6. Data-utgangene A5 og A6 er koblet til den andre inngang til ELLER-port OR via en EKSKLUSIV ELLER-port EXOR. Den portstyrende krets GC tilveiebringer ved sin utgang et styringssignal GC som kan være representert av den Boolske-funksjon (3) som er oppgitt ved slutten av beskrivelsen, og hvor A"l/6 er komplementet til Al/6. Klokkeinngangene til trinnene DA1/6 er koblet til en fel 1 esinngang W for et felles skrivesignal.

Når utgangene fra Al/6 befinner seg på 0, blir utgangen fra portstyringskrets GC aktivisert, og som en følge av dette bringes trinnet DA1 til sin 1-tilstand gjennom ELLER-port OR. Hver gang skrivesignalet W deretter aktiviseres, tar skiftre-gisteret med den lukkede sløyfe ett trinn videre gjennom sine 52 på hverandre følgende posisjoner. Når den siste posisjon nås, hvori alle signalene A~l, A2, A~3, A4, A~5 og A6 er aktivisert, vil utgangen fra GC også bli aktivisert, og som en følge av dette bringes registeret tilbake til sin opprinnelige tilstand.

Svi tsje-elementet SE som er beskrevet ovenfor, arbeider på følgende måte, når det f.eks. antas at data-cellene med 288 bit eller 36 byte føres til signalinngangene RO 1/16 på mottagerkretsene RC01/16 ved en bit-klokkehastignet på

600 MHz. I disse mottagerkretser blir prosesseringen av cellene utført på en forskjøvet måte, og med en forsinkelse ved forskyvningen lik perioden T3 til CL3.

På en måte som er beslektet med den som er beskrevet i ovennevnte internasjonale patentsøknad nr. PCT/EP88/00273

(B. Pauwels 1), fremskaffer hver av mottagerkretsene RCOl/16 i rekkefølge på sin 8-tråds data-utgang D01/16 de 36 byte for en tilført datacelle ved klokkefrekvensen for byte CL1 = 75 MHz. Dette betyr at de første, andre, ..., åttende bit av de 36 databyte i cellene som tilføres RCOl/16 i rekkefølge, opptrer på de respektive trådene D0101, ..., D0108/D1601," ... , D1608 fra utgangene DO l/D 16. Og på grunn av den forskjøvne arbeidsmåte for mottagerkretsene RCOl/16, blir homologe bit fra cellene som føres til disse, i rekkefølge generert på homologe utgangs tråder med en forskyvningsforsinkelse lik T3. F.eks. blir, i mottagerkrets RC01 gruppen med de første bit kalt BOI, B02, ..., B36 for de 36 byte til hver celle som tilføres dertil, i rekkefølge generert på utgangstråd D0101. Og gruppen med de første bit av de 36 byte i hver celle som

tilføres RC16, blir i rekkefølge generert på utgangstråd D1601 ved et tidsintervall som tilsvarer 15 forskyvningsforsinkelser T3 etter genereringen av BOI, B02, ..., B36 ved RC01, som vist i fig. 3.

De 17 adressebitene som definerer én eller flere senderkretser TC01/17, til hvilke en celle som mottas i en mottagerkrets RCOl/16 skal sendes, opptrer i rekkefølge på den eneste adresseutgangen A01/16 fra denne mottagerkrets RCOl/16 med k1okkefrek vens CL3, d.v.s. med en periode T3. Dette er noe forskjellig fra det som ble beskrevet i den sist nevnte PCT-patentsøknad, hvor adressebitene blir tilveiebragt i parallell. Også her blir, p.g.a. av den forskjøvne arbeidsmåte til mottagerkretsene, homologe adressebit generert i rekkefølge på utgangene A01/16 med en forskyvningsforsinkelse lik en periode T3.

På samme måte som beskrevet i ovennevnte internasjonale patentsøknad nr. PCT/EP88/00212 (P. Debuysscher 5), hvor bytene til hver celle som prosesseres av RCOl/16 splittes opp i 8 bit, og disse føres til de respektive av de 8 styrings-eller sentrale hukommelseskretser.

Når bare den sentrale hukommelseskrets CMC01 betraktes, følger det av det ovennevnte og av fig. 1, at gruppen med de første databit for de 36 byte for cellene som tilføres RCOl/16, i rekkefølge blir ført til data-buffer DB0101/1601 ved en byte-klokkehastighet CL1 = 75 MHz, og på en forskjøvet måte, med forskyvningsforsinkelse lik en periode T3. På en lignende måte blir gruppene med adressebit generert av RCOl/16 i rekkefølge ført til bufferkretsene AB0101/1601 for adressen, ved klokkehastigheten CL3=37,5 MHz, også på en forskjøvet måte. Derved vil hver databit-strøm som tilføres en hukommelseskrets, være ledsaget av en tilsvarende strøm med adressebit. F.eks. vil strømmen med databit som tilføres DB0101 være ledsaget av strømmen med adressebit som tilføres AB0101, og det samme gjelder for DB1601 og AB1601.

De forskjøvne databit-strømmer som tilføres DB0101/1601 og de forskjøvne adressebit-strømmer som tilføres AB0101/1601 blir innført i disse kretsene og deretter, på en forskjøvet måte, ført videre henholdsvis til databuss DB01 og til adressebuss AB01. Dette er beskrevet nedenfor for adressebuffer AB0101 og for databuffer DB0101 i fig. 2.

I adressebuffer AB0101 utføres en serie/paral 1 el 1omforming slik at gruppen med 17 adressebit tilknyttet databitene for en celle fremkommer ved den 17-tråds utgang fra dette buffer og derfor også på adressebus sen AB01. Som en følge av dette blir én eller flere av adressestrådene som forbinder bussen AB01 med RAM-kretsene RAM0110/1701, aktivisert.

I databuffer DB0101 i fig. 2 blir databitstrøm D0110 som inneholder databit BOI til B36 for hver celle som tilføres bufferet, prosessert på den måte som er vist i fig. 2 og 3 som det nå henvises til.

Under styring av byteklokken CL1 ankommer denne databit-strøm f1 ipp-f1oppene DF1 og DF2 og fremkommer ved utgangene Ql og Q2 til disse med en forsinkelse lik henholdsvis Tl og T3, idet Tl er perioden til CL1. Disse to innbyrdes forsinkede databitstrømmer samples deretter inn i fl ipp-f1oppene DF3 og DF5, som utgjør sampl ingsorganene, under styring av den langsommere klokken CL3, slik at to samplede databitstrømmer som omfatter databit B02, B04, ..., og BOI, B03, ... hver med en varighet på T3, henholdsvis fremkommer på utgangene Q3 og Q4 til DF3 og DF4. Endelig blir, under styring av klokkepulsene CS01 til CS18, bit-parene BOI; B02; .., B35; B36 i rekkefølge ført inn henholdsvis i parene med låsekretser LOI, L02, ..., L35, L36, og under styring av CS02 blir bit BOI og B02 innført i låsekretsene L37 og L38. Med andre ord blir de samplede bit BOI/02/03/04; B05/06; ...; B35/36 innført i de respektive låseregistre L37/38/03/04; L05/06 ; ...; L35/36 av henholdsvis klokkesignalene CS02; CS03; ...; CS18. Dette betyr at alle disse 36 bit er tilgjengelige på utgangene fra låsekretsene under styring av klokkesignal CS01 som følger etter CS18. Dette er grunnen til at disse utgangene blir koblet til utgangene M37/38/03/04/.../35/36 fra buffer DB0101 gjennom tre-ti1standsbufrene TB37/38/03/04/.../35/36 som styres av CS01. I virkeligheten blir på denne måte ut-gangsdataene, som kalles M0101, tilgjengelige i DB0101 ført inn på buss DB01 under CS01.

Behovet for å gjøre bruk av de ekstra låsekretsene L37 og L38 fremgår av fig. 3 hvor de deler som er merket NS represen-terer tidsintervaller i løpet av hvilke informasjonen ikke er svært stabil. Uten kretsene L37 og L38 ville informasjonen aldri bli helt stabil under CS01 til CS18, men ved å ta i bruk L37 og L38 blir-de data som kalles M0101 og er tilgjengelige under CS01, stabile, og kan derfor føres som utgangssignaler til databuss DB01 av CS01.

På samme måte blir dataene som kalles M0201 (fig. 7) til M1601 (ikke vist) tilgjengelige i databufrene DB0201 til DB1601 for den sentrale hukommelseskrets CMC01, ført over på databuss DB01 av klokkesignalene CS02, henholdsvis CS16 (ikke vist).

Generelt føres de data som er tilgjengelige i databufrene DB0101/1601 til DB0108/1608 ut på de respektive databussene DB01 til DB08 henholdsvis av klokkesignalene CS01 og CS16.

I forbindelse med fig. 2 skal det bemerkes at bufre som er vist der, har et relativt lavt effektforbruk når det sammen-lignes med en løsning i likhet med den som er vist i den ovennevnte internasjonale patentsøknad nr. PCT/EP88/00212

(P. Debuysscher 5), og som ville omfatte et ski ftregister på 36 bit klokkestyrt av CL1 og forbundet med et låseregister på 36 bit av paral1 el 1-typen. I realiteten vil, istedenfor å operere ved frekvensen CL1 i kretsen vist i fig. 2, bare DF1/2 arbeide ved denne frekvens, mens DF3/4 arbeider ved den lavere frekvens CL3 og låsekretsene styres av de lavere frekvenspul-ser CS01/18. Dessuten blir de samme styringspulsene CL1, CL3 og CS01/18 benyttet for å styre alle bufferkretsene.

Arbeidsmåten for databuffer DB0110 vist i fig. 4 er noe forskjellig, men likevel svært lik den som nettopp er beskrevet for DB0101 i fig. 2. Som det følger fra fig. 5 blir i realiteten den innkommende databitstrøm D0101 ført inn til flipp-flopp DF1 under styring av byteklokken CL1 og bitstrøm-men som derved genereres ved utgangen Ql til denne flipp-flopp, samples i DF2 og L35 under styring av klokken CL3. Derved vil to samplede databitstrømmer Q3 og Q4 som inneholder databit BOI/03/05, ... og B02/04/06 og hver har en varighet lik T3, fremkomme på utgangene henholdsvis Q3 og Q4 fra DF2 og L35. Endelig blir, under styring av klokkepulsene CS01 til CS17, bit-parene BOI, B02; ..., B35, B36 i rekkefølge ført inn i de respektive par med låsekretser LOI, L02; ...; L33, L34. Fordi DF2 og L35 henholdsvis lagrer bit B35 og B36 etter at CS17 er utløpt, blir deres utganger Q3 og Q4 sammenkoblet med utgangene L01/.../L34 til de ovennevnte tré-ti1 stands bufferkretser.

Data som innføres i den sistnevnte databuss DB01 på den måte som er beskrevet ovenfor, kan skrives inn i én eller flere av de ti 1 forordnede RAM-kretsene i avhengighet av tilstanden til utgangen GC1 fra portstyringskrets GC1, d.v.s. av skri veinngangen W, adresse inngang AB01 og utgangen F som antyder "full" fra komparator COMP. Omvendt kan data som lagres i maksimum 16 databufre i rekkefølge, innskrives i hver RAM-krets, også avhengig av tilstanden til utgangen fra GC1.

Når f.eks. W, AB01 og F er slik som vist i fig. 7, så har utgangssignalet GC1 to negativt rettede skrivepulser 01 og 16. Ved hver av disse pulser presenteres data MO101 og M1601 på datainngang DB01 og blir ført til datainngang/utgang DIO fra hukommelsen MEM via TB og skrives der inn ved adressen som da tilføres adresseinngangen AI til denne hukommelsen via multi-plekseren MUX. Adressen som tilveiebringes av WP, og ikke den som tilveiebringes av RP, føres til AI, fordi utgangen fra portstyringskrets GC2 da er aktivisert. Ved avsiutningsflan-ken til hver av pulsene 01 og 16 blir skri vevelgeren WP ført et trinn videre, og komparatoren COMP informeres om det faktum at en skriveoperasjon har funnet sted. Denne informasjonen er nødvendig når komparatoren COMP detekterer at WP og RP befinner seg i samme tilstand, og må fastlegge hvorvidt dette tilsvarer en full eller tom hukommelse. I realiteten vil, når den siste operasjonen i dette tilfelle var en skriveoperasjon, hukommelsen MEM være full, mens det motsatte er tilfelle dersom den siste operasjonen var en leseoperasjon.

Av den ovennevnte beskrivelse av fig. 2 følger at data lagres i hvert databuffer under styring av 18 klokkesignaler CS01 til CS18, og data som er lagret i de 16 bufre tilknyttet den samme databuss, blir i rekkefølge ført til denne databuss under styring av 6 klokkesignaler CS01 til CS16, og kan deretter i rekkefølge skrives inn i én eller flere RAM-kretser. Dette betyr at et tredje tidsintervall som er lik 2T3 og tilsvarer klokkesignalene CS17 og CS18, forblir tilgjengelige for lesedata fra en RAM ved hjelp av et lesesignal R.

Mer spesielt kan data som lagres i hukommelsen MEM til RAM, vist i fig. 6, ved adressene som er tilveiebragt av lesevelgeren RP, leses i avhengighet av tilstanden til utgangen GC2 til portstyringskretsen GC2, d.v.s. av lesein-ngangen R og av inngangen E som betyr "tom", fra komparatoren COMP. Når f.eks. R og E har verdier som vist i fig. 7, så vil utgangssignalet GC2 ha en negativt rettet lesepuls i løpet av CS17. Ved hjelp av denne pulsen vil data som foreligger i hukommelsen MEM ved den adressen som da tilføres av lesevelger RP til adresseinngangen AI til denne hukommelsen MEM via multiplekser MUX, bli tilført data-inngang/utgang DIO til kretsen MEM og ført videre til registeret REG. Styrt av bakre flanke til denne pulsen vil da data som leses, føres inn i registeret REG. Fra dette register og via utgangen MUX0101 blir disse data ført til den ti 1 forordnede multiplekser MUX0101 som foretar en parallel 1/serieomforming av disse data under styring av et 6-bit velgers ignal (ikke vist). Den resulterende bitstrøm på serieform, føres til den tilhørende senderkrets TC01, og kombineres der med de 7 øvrige bitstrøm-mer som ankommer hit fra MUX0102 til MUX0108, og genererer

utgangen T01.

Det skal bemerkes at når data blir sendt til senderkrets T17, prosesseres de i styringskrets SEC og føres til velgerbuss SB for én av mottagerkretsene RC01/IC på den måten som er beskrevet i den ovennevnte internasjonale patentsøknad PCT/EP88/00482 (P. Barri 4).

På grunn av det forhold at skrive- og 1eseoperasjonene i hver RAM-krets utføres i rekkefølge, kan denne RAM-krets være av typen med én eneste inngang eller port, istedenfor en av typen med duale porter. Den siste løsningen tillater samtidig lesing og skriving, men vil på en enkelt brikke eller chip oppta en overflate som er omkring 1,6 ganger så stor som den overflate som opptas av en RAM med én enkelt port, og vil derfor bli mer kostbar.

Da de samme skrivesignaler W og de samme lesesignaler R benyttes av alle RAM-kretsene til svitsje-element SE, blir skrive- og 1esestyri ngen av disse RAM-kretsene enkel. Dessuten kan, fordi lesedataene er tilgjengelige samtidig på utgangene til disse RAM-kretsene, alle demultipleksere som er forbundet med disse utganger, styres av de samme velgersig-naler.

I forbindelse med ovennevnte svitsje-element SE, kan det endelig bemerkes at enhver tapt synkronisme av driften av RAM-kretsene, og spesielt for de kretser som prosesserer bit i samme celle, f.eks. p.g.a. en ikke-permanent feil i velgerne, vil gjenvinnes automatisk. I realiteten vil, da de utgående forbindelser som er koblet til utgangene T01/16 for svitsje-elementet SE f.eks. bare er opptatt i 80% av tiden, de resterende 20% av tiden generelt sett være tilstrekkelig for å bringe de ikke-synkroniserte skrive- og lesevelgere for de ovennevnte RAM-kretsene til en posisjon som indikerer at disse RAM-kretsene er tomme. Fra det øyeblikk av vil RAM-kretsene ha synkronisert drift.

Claims (10)

1. Svitsje-element for kommunikasjon forsynt med flere inngangskretser (RCOl/16), flere utgangskretser (TC01/17), minst ett sett hukommelseskretser (RAM0101/1701; RAMOlOl/1701) tildelt de respektive utgangskretser (TC01/17) og minst én styringskrets (CMC01/08) med en skrivebuss (DB01/08) for data, til hvilken skrivebuss data-utganger fra inngangskretsene (RCOl/16) samt data-innganger fra settet med hukommelseskretser (RAM0101/1701) er koblet, idet settet med hukommelseskretser har data-utganger som er koblet til utgangskretsene (TC01/17), karakterisert ved at data-inngangene og - utgangene fra settet med hukommelseskretser (RAM0101/1701; RAM0108/0708) er individuelt koblet til skrivebussen (DB01/08) for data og til de respektive utgangskretsene (TC01/17).

2. Svitsje-element ifølge krav 1, karakterisert ved at hukommelseskretsene er RAM-kretser av typen med én enkelt inngang.

3. Svitsje-element ifølge krav 1, karakterisert ved at hver av inngangskretsene (RCOl/16) har en parallell data-utgang (D01/16) og at trådene som inngår i denne er koblet til de respektive styringskretser som inngår i en mengde som omfatter styringskretsene (CMC01/08).

4. Svitsje-element ifølge krav 1, karakterisert ved at hukommelseskretsene (RAM0101/1701; RAM0108/1708) i dette settet har en felles inngang (W) for skrivesignal samt en felles inngang (R) for 1 e s e s i g n a 1 .

5. Svitsje-element ifølge krav 1, karakterisert ved at det omfatter flere sett med hukommelseskretser som alle har en felles inngang (W) for skrivesignal samt en felles inngang (R) for lesesignal.

6. Svitsje-element ifølge krav 4 eller 5, karakterisert ved at hver av inngangskretsene (RCOl/16) er koblet til databussen (DB01/08) via et databuffer (DB0101/1601; DB0108/1608) og er i stand til å lagre grupper av data (BOI/36) i nevnte databuffer på en forskjøvet måte, slik at hver gruppe blir lagret i løpet av et første tidsintervall, hvilket databuffer er i stand til å føre sine respektive grupper av data i rekkefølge ut på databussen i løpet av et annet tidsintervall som avviker fra det første intervallet med et tredje tidsintervall, og at svitsjeelemen-tet dessuten innbefatter en klokkekrets (CLC) som tilveiebringer skrive- (W) og lese- (R) signaler som henholdsvis gjør de nevnte skrive- (W) og lese- (R) signal inngangene til hukommelseskretsene operative i løpet av det andre, henholdsvis det tredje tidsintervallet.

7. Svitsje-element ifølge krav 6, karakterisert ved at adresseutgangene (A01/16) til inngangskretsene hver er koblet til en adressebuss (ABOl/08) i styringskretsen (CMC01/08) gjennom et adressebuffer (AB0101/1601; AB0108/1608) som gjør det mulig for adressene til hukommelseskretsen, tilveiebragt av inngangskretsene (RCOl/16) å bli overført i rekkefølge til adressebussen i tidssammenfal 1 med de tilsvarende datagrupper som føres til nevnte databuss (DB01/08).

8. Svitsje-element ifølge krav 7, karakterisert vedat trådene som utgjør adressebussen (DB01/08) hver er koblet til en adresseinngang for én av de respektive hukommelseskretser (RAM0101/1601; RAM0108/1608) og at adressebufferet (AB0101/1601, AB0108/1608) hver er i stand til å aktivisere én eller flere av adresseinngangene til hukommelseskretsene samtidig under styring av den adresse som da blir ført til nevnte adressebuss (DB01/08).

9. Svitsje-element ifølge krav 6, karakterisert ved at hvert av databufrene (DB0101; fig. 2, 3) innbefatter fors inkelsesanordninger (DF1/2) som utsetter en innkommende databitstrøm (BOI, B02, ...), som er generert av en inngangskrets (RC01) ved en første frekvens (CL1), for flere forsinkelser slik at det tilveiebringes m innbyrdes forsinkede databitstrømmer (Ql/2), sampl ingsanordninger (DF3/4) for sampling av hver av de forsinkede databitstrømmer (Ql/2) med en sampl ingsfrek vens lik l/m del av den første frekvensen slik at det oppstår m samplede bitstrømmer som inneholder ulike bit fra den innkommende databitstrøm, samt 1åseanordninger for å låse disse bit i de m samplede bitstrømmer til respektive av de m låseregistre (LOI/03, ...; L02/04, ...) som arbeider ved denne sampl ingsfrek vens , og utgangsanordninger (TB03/04...) for å føre innholdene i 1 åseregistrene samtidig til databussen (DB01).

10. Svitsje-element ifølge krav 6, karakterisert ved at hvert databuffer (DB0101, fig. 4, 5) omfatter sampl ingsanordninger (DF2/L35) for sampling av en innkommende databitstrøm (Ql) med en første frekvens (CL1), ved en sampl ingsfrek vens lik l/m del av den første frekvens, slik at det oppstår flere bitstrømmer som inneholder ulike bit fra nevnte innkommende databitstrøm, 1åseanordninger (LOI/34) for innføring av bit fra nevnte bitstrøm i respektive registre blant flere låseregistre (LOI/03/ ...; L02/04, ...) som arbeider ved nevnte samplings-frekvens, samt utgangsanordninger for å føre innholdet i 1åseregistrene samtidig inn til databussen (DB01).