NL9000261A - METHOD AND CIRCUIT FOR TESTING A MEMORY DEVICE. - Google Patents
METHOD AND CIRCUIT FOR TESTING A MEMORY DEVICE. Download PDFInfo
- Publication number
- NL9000261A NL9000261A NL9000261A NL9000261A NL9000261A NL 9000261 A NL9000261 A NL 9000261A NL 9000261 A NL9000261 A NL 9000261A NL 9000261 A NL9000261 A NL 9000261A NL 9000261 A NL9000261 A NL 9000261A
- Authority
- NL
- Netherlands
- Prior art keywords
- data
- pair
- bit lines
- control circuit
- bit
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
Werkwijze en circuit voor het testen van een geheugen-inrichtingMethod and circuit for testing a memory device
De uitvinding heeft betrekking op een geheugen-inrichting, zoals een DRAM, en meer in het bijzonder op een werkwijze, waarmee de geheugentesttijd van een sterk geïntegreerde geheugeninrichting met hoge dichtheid kan worden gereduceerd, alsmede op een circuit voor het testen van de geheugeninrichting.The invention relates to a memory device, such as a DRAM, and more particularly to a method for reducing the memory test time of a highly integrated high-density memory device, as well as a circuit for testing the memory device.
Een geheugeninrichting, die door integreren door middel van halfgeleiderfabricagetechnieken wordt vervaardigd, vereist verschillende nauwkeurige processtappen afhankelijk i van de toenemende integratiedichtheid van de geheugeninrichting. Naar mate de integratiedichtheid toeneemt, moeten stof en andere verontreinigingen worden vermeden. Door het toenemen van de dichtheid van de geheugeninrichting neemt de foutkans ook toe. De geheugeninrichting is ook voorzien van een intern RAM-testcircuit voor het intern testen van het RAM. Zelfs wanneer de RAM-test intern wordt uitgevoerd, wordt de testtijd langer naarmate de integratiedichtheid toeneemt.A memory device, which is manufactured by integrating by means of semiconductor fabrication techniques, requires several precise process steps depending on the increasing integration density of the memory device. As the integration density increases, dust and other contaminants should be avoided. The probability of error also increases as the density of the memory device increases. The memory device also includes an internal RAM test circuit for internal RAM testing. Even when the RAM test is performed internally, the test time increases as the integration density increases.
Bij de gebruikelijke RAM-test wordt het testen uitgevoerd door een bit-eenheid (x4, x8, xl6) met behulp van testsignalen. De benodigde tijd voor het testen neemt toe overeenkomstig de integratiedichtheid/xbit. Naarmate de integratiedichtheid toeneemt, neemt de benodigde testtijd toe, aangezien het schrijven en lezen van gegevens wordt uitgevoerd door een xbit-eenheid via invoer/uitvoer-lijnen en de gegevens worden onderling vergeleken voor het controleren op fouten.In the usual RAM test, testing is performed by a bit unit (x4, x8, xl6) using test signals. The time required for testing increases according to the integration density / xbit. As the integration density increases, the test time required increases, as the writing and reading of data is performed by an xbit unit via input / output lines and the data is compared with each other for checking for errors.
De uitvinding beoogt een werkwijze voor het schrijven in een DRAM te verschaffen, welke de juistheid of onjuistheid van gegevens kan controleren en tevens de testtijd kan verlagen door de gegevens op een paar bitlijnen direct te vergelijken zonder gebruik te maken van de invoer/ uitvoer (I/0)-lijnen, wanneer de gegevens worden geschreven en gelezen.The object of the invention is to provide a method for writing in a DRAM, which can check the correctness or incorrectness of data and also reduce the test time by directly comparing the data on a few bit lines without using the input / output (I / 0) lines, when data is written and read.
Een ander doel van de uitvinding is een RAM-testcircuit te verschaffen voor het toepassen van deze werkwijze.Another object of the invention is to provide a RAM test circuit for applying this method.
Volgens de uitvinding wordt een werkwijze voor het schrijven van gegevens voor het testen van een geheugen-inrichting verschaft, waarbij een spanningsverschil wordt opgewekt tussen een paar bitlijnen door het selecteren van een MOS-transistor door een besturingscircuit, teneinde de gegevens direct op het paar bitlijnen te schrijven zonder gebruik te maken van I/O-lijnen en de gegevens direct op te slaan in een condensator van een geheugencel, die door een woordlijn is geselecteerd.According to the invention, a method of writing data for testing a memory device is provided, wherein a voltage difference is generated between a pair of bit lines by selecting a MOS transistor by a control circuit, so as to directly transfer the data on the pair of bit lines without using I / O lines and directly storing the data in a capacitor of a memory cell selected by a word line.
De onderhavige uitvinding verschaft voorts een werkwijze voor het schrijven van gegevens voor het testen van een geheugeninrichting, waarbij een spanningsverschil direct wordt opgewekt tussen een paar bitlijnen door tenminste één MOS-transistor te kiezen door een besturingscircuit, aan het paar bitlijnen het voedingsspanningsniveau (Vcc-niveau) of massaniveau te leveren door middel van een leesversterker en de gegevens op te slaan in een condensator van een door een woordlijn geselecteerde geheugencel.The present invention further provides a method of writing data for testing a memory device, wherein a voltage difference is directly generated between a pair of bit lines by selecting at least one MOS transistor by a control circuit, on the pair of bit lines the supply voltage level (Vcc- level) or ground level by means of a sense amplifier and storing the data in a capacitor of a memory cell selected by a word line.
Voorts verschaft de uitvinding eèn circuit voor het testen van een geheugeninrichting, voorzien van een aantal leesversterkers, die zijn verbonden met een paar bitlijnen, een aantal geheugencellen, die zijn verbonden met de bitlijnen en een woordlijn, een aantal MOS-transistors, die worden aangeschakeld door een kolomselectiesignaal in responsie op het aantal geheugencellen voor het verbinden van I/O-lijnen met het paar bitlijnen, waarbij een gegevens-schrijforgaan is aangebracht voor het schrijven van gegevens, terwijl het paar bitlijnen resp. op Vcc-niveau en massaniveau wordt gebracht door middel van de rechtstreeks op het paar bitlijnen aangesloten MOS-transistors, een gegevenscontrole-orgaan, dat is verbonden met dê achterzijde van de leesversterker voor het controleren van de gegevens en een besturingscircuit voor het besturen van het gegevensschrijforgaan en het gegevenscontrole-orgaan.Furthermore, the invention provides a circuit for testing a memory device comprising a number of sense amplifiers connected to a pair of bit lines, a number of memory cells connected to the bit lines and a word line, a number of MOS transistors which are turned on by a column selection signal in response to the number of memory cells for connecting I / O lines to the pair of bit lines, a data writing device is provided for writing data, while the pair of bit lines resp. is brought to Vcc level and ground level by means of the MOS transistors directly connected to the pair of bit lines, a data controller connected to the rear of the sense amplifier for checking the data and a control circuit for controlling the data writing device and the data control device.
Volgens de onderhavige uitvinding is het mogelijk direct op de bitlijnen te schrijven. Bovendien kan elke geheugencel volledig gedurende één cyclus worden gecontroleerd en de testtijd kan aanmerkelijk worden gereduceerd aangezien de gegevens in elke geheugencel die is verbonden met de geselecteerde woordlijn, worden geschreven en de fout op elke bitlijn wordt gecontroleerd.According to the present invention, it is possible to write directly on the bit lines. In addition, each memory cell can be fully checked for one cycle and the test time can be significantly reduced since the data is written in each memory cell connected to the selected word line and the error is checked on each bit line.
De uitvinding wordt hierna nader toegelicht aan de hand van de tekening, waarin een uitvoeringsvoorbeeld is weergegeven.The invention is explained in more detail below with reference to the drawing, in which an exemplary embodiment is shown.
Een leesversterker 2 is gelegen tussen een paar bitlijnen B/L en B/L teneinde een spanningsverschil tussen de bitlijnen te detecteren. Een geheugencel 5 is aangesloten tussen de bitlijn B/L en een woordlijn W/L. De geheugencel 5 heeft een NMOS-transistor Mll en een condensator Cl. Voorts zijn een PMOS-transistor Ml en een NMOS-transistor M2 verbonden met de bitlijn B/L teneinde resp. het Vcc-niveau en massa (GND)-niveau te handhaven. Voorts zijn een PMOS-transistor M3 voor het Vcc-niveau en een NMOS-transistor M4 voor het massaniveau verbonden met de bitlijn B/L. De poorten van de transistors M1-M4 zijn aangesloten op het besturingscircuit via respectieve knooppunten A-D. Daarnaast zijn NMOS-transistors M5 en M6, waarvan de poorten zijn verbonden met de bitlijnen B/L resp. B/L gelegen aan de achterzijde van de leesversterker 2. De poorten van de transistors M5 en M6 zijn via knooppunten E resp. F aangesloten op het besturingscircuit 1.A sense amplifier 2 is located between a pair of bit lines B / L and B / L in order to detect a voltage difference between the bit lines. A memory cell 5 is connected between the bit line B / L and a word line W / L. The memory cell 5 has an NMOS transistor M1 and a capacitor C1. Furthermore, a PMOS transistor M1 and an NMOS transistor M2 are connected to the bit line B / L in order respectively. maintain the Vcc level and ground (GND) level. Furthermore, a PMOS transistor M3 for the Vcc level and an NMOS transistor M4 for the mass level are connected to the bit line B / L. The ports of transistors M1-M4 are connected to the control circuit through respective nodes A-D. In addition, NMOS transistors M5 and M6, whose gates are connected to the bit lines B / L, respectively. B / L located at the rear of the sense amplifier 2. The gates of the transistors M5 and M6 are connected via nodes E and E, respectively. F connected to the control circuit 1.
Een NMOS-transistor M7, die is verbonden met een terugstellijn is verbonden met een gemeenschappelijk knooppunt H van de NMOS-transistors M5 en M6 terwijl een fout-genereerlijn TQ is aangesloten via een NMOS-transistor M8, teneinde een controlecircuit te vormen. Aan de achterzijde van dit controlecircuit zijn NMOS-transistors M9 en M10, die worden aangeschakeld door een kolomsignaal COL, verbonden met de I/O-lijnen, zodat de bitlijnen en de I/O-lijnen met elkaar zijn gekoppeld. Een DIN bepaalt toestandssignalen, die worden geleverd aan elk knooppunt A-F als de invoer-gegevens van het besturingscircuit 1, wanneer de gegevens worden geschreven en gelezen.An NMOS transistor M7 connected to a reset line is connected to a common node H of the NMOS transistors M5 and M6 while an error generating line TQ is connected through an NMOS transistor M8 to form a control circuit. At the rear of this control circuit, NMOS transistors M9 and M10, which are turned on by a column signal COL, are connected to the I / O lines so that the bit lines and the I / O lines are coupled together. A DIN determines state signals which are supplied to each node A-F as the input data of the control circuit 1 when the data is written and read.
De conventionele werking van deze uitvinding vindt op dezelfde wijze plaats als bij het conventionele DRAM, waarbij de MOS-transistors M1-M4 buiten werking zijn.The conventional operation of this invention takes place in the same manner as with the conventional DRAM, with the MOS transistors M1-M4 being inoperative.
Tijdens bedrijf van het conventionele DRAM, worden de MOS-transistors M9 en M1Q aangeschakeld door het kolom-selectiesignaal COL voor het selecteren van de I/O-lijnen, waardoor de I/O-lijnen worden verbonden met het paar bit-lijnen B/L en B/L en de leesversterker 2. De leesversterker 2 laadt een condensator Cl van de DRAM-cellen, die zijn geselecteerd door de woordlijn W/L en kolomselectlelljn COL Via de bitlijnen en de MOS-transistor Mll.During operation of the conventional DRAM, the MOS transistors M9 and M1Q are turned on by the column selection signal COL to select the I / O lines, connecting the I / O lines to the pair of bit lines B / L and B / L and the sense amplifier 2. The sense amplifier 2 charges a capacitor C1 from the DRAM cells selected by the word line W / L and column select COL via the bit lines and the MOS transistor M1.
Vervolgens wordt voor de leeswerking de MOS-transistor 11 aangeschakeld door de woordlijn W/L en de in de condensator Cl opgeslagen lading wordt ontladen naar de bitlijn B/L·. De leesversterker 2 detecteert en versterkt het toestandssignaal van de bitlijn,. teneinde het toestands-signaal aan de I/O-lijnen te leveren. Deze werking is de gebruikelijke DRAM-werking. Volgens de onderhavige uitvinding wordt daarentegen geen gebruik gemaakt van de I/O-lijnen voor een snelle RAM-test, zodat de met de I/O-lijnen verbonden transistors M9 en M10 zijn uitgeschakeld.Then, for the reading operation, the MOS transistor 11 is turned on by the word line W / L and the charge stored in the capacitor C1 is discharged to the bit line B / L ·. The sense amplifier 2 detects and amplifies the state signal of the bit line. in order to supply the state signal to the I / O lines. This operation is the usual DRAM operation. According to the present invention, on the other hand, the I / O lines are not used for a fast RAM test, so that the transistors M9 and M10 connected to the I / O lines are turned off.
Een RAM-test omvat het schrijven van gegevens in het geheugen en het vergelijken van twee gegevensstellen na het weer lezen van de geregistreerde gegevens. De RAM-test kan volgens de uitvinding in twee verschillende werkwijzen worden verdeeld, dat wil zeggen één maakt gebruik van de leesversterker 2 tijdens de leeswerking, terwijl de ander geen gebruik maakt van de leesversterker 2.A RAM test involves writing data into memory and comparing two sets of data after reading the recorded data again. The RAM test according to the invention can be divided into two different methods, i.e. one uses the reading amplifier 2 during the reading operation, while the other does not use the reading amplifier 2.
Hierna zal eerst de werkwijze, waarbij geen gebruik wordt gemaakt van de leesversterker 2, worden beschreven. Hierbij worden de gegevens direct geleverd aan de bitlijn B/L, teneinde de gegevens in de condensator Cl van de DRAM-cel op te slaan tijdens de schrijfwerking. Nadat de gewenste woordlijn W/L is geselecteerd, houdt het besturingscircuit 1 het uitgangsknooppunt A op laag niveau, de PMOS-transistor Ml wordt aangeschakeld om de voedingsspanning Vcc aan de bitlijn B/L te leveren. Wanneer de voedingsspanning Vcc wordt geleverd aan de bitlijn B/L, wordt de MOS-transistor Mll, die is geselecteerd door de a λ λ woordlijn W/L, aangeschakeld voor het opladen van de condensator Cl. Hoewel slechts één MOS-transistor Mll en één condensator Cl in fig. 1 zijn weergegeven, kan een aantal MOS-transistors en condensators parallel op de woorlijn zijn aangesloten. De met het in te schrijven gegeven overeenkomende voedingsspanning wordt geleverd voor het opladen van de door de woordlijn W/L geselecteerde DRAM-cel. Aangezien op dit moment het gegeven op de bitlijn B/L wordt vastgehouden door het besturingscircuit 1 en wordt geladen op de ) knooppunten E en F tijdens de leeswerking van de snelle test, werkt de leesversterker 2 niet tijdens deze schrijfmethode.Next, the method not using the sense amplifier 2 will be described first. Here, the data is directly supplied to the bit line B / L, in order to store the data in the capacitor C1 of the DRAM cell during the write operation. After the desired word line W / L is selected, the control circuit 1 keeps the output node A at a low level, the PMOS transistor M1 is turned on to supply the supply voltage Vcc to the bit line B / L. When the supply voltage Vcc is supplied to the bit line B / L, the MOS transistor M11 selected by the a λ λ word line W / L is turned on to charge the capacitor C1. Although only one MOS transistor M1 and one capacitor C1 are shown in FIG. 1, a number of MOS transistors and capacitors may be connected in parallel to the line. The corresponding power supply voltage to be written is supplied for charging the DRAM cell selected by the word line W / L. Since at this time the data on the bit line B / L is held by the control circuit 1 and loaded on the nodes E and F during the read operation of the quick test, the sense amplifier 2 does not operate during this write method.
Vervolgens zal nu de werkwijze, de gebruik maakt van de leesversterker 2, worden beschreven, i Wanneer het besturingscircuit 1 de toestands- signalen van hoog en laag niveau levert aan de knooppunten D resp. A, om de MOS-transistors Ml en M4 aan te schakelen, worden de MOS-transistors Ml en M4 aangeschakeld en het spanningsverschil wordt opgewekt tussen het paar bitlijnen I B/L en B/L. Vervolgens detecteert en versterkt de leesversterker 2 deze verschilspanning en laat het gegeven in de condensator Cl door de bitlijn B/L op Vcc-niveau of massa-niveau te brengen.Next, the method using the sense amplifier 2 will now be described. When the control circuit 1 supplies the high and low level state signals to the nodes D resp. A, to turn on the MOS transistors M1 and M4, the MOS transistors M1 and M4 are turned on and the voltage difference is generated between the pair of bit lines IB / L and B / L. Subsequently, the sense amplifier 2 detects and amplifies this differential voltage and leaves the data in the capacitor Cl by bringing the bit line B / L to Vcc level or mass level.
De vergelijkingsbewerking voor het vergelijken van i de twee gegevensstellen na het lezen van de gegevens, die in de DRAM-cel zijn opgeslagen door de twee schrijfmethoden, gaat als volgt.The comparison operation for comparing the two sets of data after reading the data stored in the DRAM cell by the two writing methods is as follows.
Eerst levert het besturingscircuit 1 het toestands-signaal van hoog niveau aan de knooppunten A en C en het i toestandssignaal van laag niveau aan de knooppunten B en D voor het uitschakelen van de transistors Ml, M2, M3 en M4. Indien het in de DRAM-cel vastgelegde gegeven "1" is en de MOS-transistor Mll aangeschakeld is door de woordlijn W/L, wordt de in de condensator Cl vastgelegde lading ontladen naar de bitlijn B/L. De leesversterker 2 detecteert deze spanning, zodat de bitlijn B/L op hoog niveau komt, terwijl de bitlijn B/L een laag niveau krijgt. Totdat dit niveau is ingesteld, blijven de knooppunten E en F op laag niveau. Daarna levert het besturingscircuit 1 de lage en hoge niveau- signalen aan de knooppunten E resp. F, zodat de gegevens worden gecontroleerd in het controlecircuit 3 (in geval van een gegeven "1"). Dat wil zeggen, het signaal met laag niveau van de bitlijn B/L wordt geleverd aan de poort van de MOS-transistor M5, terwijl het signaal van hoog niveau van de bitlijn B/L wordt geleverd aan de poort van de MOS-transistor M6, waarna de MOS-transistor M5 wordt uitgeschakeld doch de MOS-transistor M6 wordt aahgeschakeld, zodat het lage niveau wordt overgedragen aan het knooppunt H en de MOS-transistor M8 continu is uitgeschakeld.First, the control circuit 1 supplies the high level state signal to the nodes A and C and the low level state signal to the nodes B and D to turn off the transistors M1, M2, M3 and M4. If the data recorded in the DRAM cell is "1" and the MOS transistor M1 is turned on by the word line W / L, the charge stored in the capacitor C1 is discharged to the bit line B / L. The sense amplifier 2 detects this voltage, so that the bit line B / L reaches a high level, while the bit line B / L gets a low level. Until this level is set, nodes E and F remain at a low level. Thereafter, the control circuit 1 supplies the low and high level signals to the nodes E resp. F, so that the data is checked in the control circuit 3 (in case of a given "1"). That is, the low level signal of the bit line B / L is supplied to the gate of the MOS transistor M5, while the high level signal of the bit line B / L is supplied to the gate of the MOS transistor M6 , after which the MOS transistor M5 is turned off, but the MOS transistor M6 is turned on, so that the low level is transferred to the node H and the MOS transistor M8 is turned off continuously.
De foutlijn TQ, die vooraf is geladen tot het hoge niveau, houdt het hoge niveau tijdens de leeswerking van de snelle test en geeft aan dat de onderzochte geheugencel normaal werkt. Wanneer er een fout optreedt, wanneer het in de geheugencel vastgelegde gegeven wordt gelezen, wordt het signaal van hoog niveau overgedragen aan het knooppunt H, zodat de MOS-transistor M8 wordt aangeschakeld, zodat de foutgenereerlijn TQ een laag niveau krijgt en aangeeft dat een fout optreedt. Wanneer derhalve één van een aantal geheugencellen defect is of elke cel defect is, krijgt het gemeenschappelijke knooppunt H het hoge niveau en geeft aan dat een fout optreedt in het onderzochte DRAM.The error line TQ, which is pre-loaded to the high level, maintains the high level during the read test of the quick test and indicates that the examined memory cell is operating normally. When an error occurs, when the data recorded in the memory cell is read, the high level signal is transferred to the node H, so that the MOS transistor M8 is turned on, so that the error generating line TQ becomes low level and indicates that an error occurs. Therefore, when one of a number of memory cells is defective or each cell is defective, the common node H becomes high and indicates that an error occurs in the DRAM under investigation.
De MOS-transistor M7, die is verbonden met de terugstellijn, stelt het knooppunt H terug naar het massa-niveau voor de volgende testbewerking. Tijdens de schrijf-en leesbewerking bepaalt het besturingscircuit 1 of eerder gegevens (1 of 0) zijn vastgelegd in de geheugencel door het uitgangssignaal op de knooppunten A-D en levert het controle-signaal aan de knooppunten E en F van het controlecircuit 3 voor het controleren van een normale of defecte cel van het DRAM.The MOS transistor M7, which is connected to the reset line, resets the node H to the ground level for the next test operation. During the write and read operation, the control circuit 1 determines whether data (1 or 0) has been recorded in the memory cell by the output signal on the nodes AD and supplies the control signal to the nodes E and F of the control circuit 3 for checking a normal or defective cell of the DRAM.
Zoals hierboven is beschreven controleert de onderhavige uitvinding of het gegeven al dan niet normaal is in het controlecircuit 3 door het gegeven direct te schrijven en te lezen op de bitlijnen zonder gebruik te maken van de I/O-lijnen. Het schrijven van de gegevens in elke geheugencel, die met de geselecteerde woordlijn is verbonden, is gedurende één cyclus mogelijk en het lezen en op fouten controleren van de gegevens is eveneens gedurende één cyclus mogelijk, waardoor de testtijd van het DRAM aanzienlijk wordt beperkt.As described above, the present invention checks whether or not the data is normal in the control circuit 3 by directly writing and reading the data on the bit lines without using the I / O lines. The writing of the data in each memory cell connected to the selected word line is possible during one cycle and the reading and error checking of the data is also possible during one cycle, considerably reducing the test time of the DRAM.
De uitvinding is niet beperkt tot het in het voorgaande beschreven uitvoeringsvoorbeeld, dat binnen het kader der uitvinding op verschillende manieren kan worden gevarieerd.The invention is not limited to the exemplary embodiment described above, which can be varied in a number of ways within the scope of the invention.
Claims (5)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890008002A KR920001080B1 (en) | 1989-06-10 | 1989-06-10 | Method writing data and test circuit in memory material |
| KR890008002 | 1989-06-10 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| NL9000261A true NL9000261A (en) | 1991-01-02 |
| NL194812B NL194812B (en) | 2002-11-01 |
| NL194812C NL194812C (en) | 2003-03-04 |
Family
ID=19286971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL9000261A NL194812C (en) | 1989-06-10 | 1990-02-02 | Circuit for testing a memory device. |
Country Status (10)
| Country | Link |
|---|---|
| JP (1) | JP3101953B2 (en) |
| KR (1) | KR920001080B1 (en) |
| CN (1) | CN1019243B (en) |
| DE (1) | DE4003132A1 (en) |
| FR (1) | FR2648266B1 (en) |
| GB (1) | GB2232496B (en) |
| IT (1) | IT1248750B (en) |
| NL (1) | NL194812C (en) |
| RU (1) | RU2084972C1 (en) |
| SE (1) | SE512452C2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05128899A (en) * | 1991-10-29 | 1993-05-25 | Mitsubishi Electric Corp | Semiconductor memory |
| JP2005518630A (en) * | 2002-02-26 | 2005-06-23 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Nonvolatile memory test structure and method |
| WO2016143169A1 (en) * | 2015-03-09 | 2016-09-15 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2137785A (en) * | 1983-04-04 | 1984-10-10 | Oki Electric Ind Co Ltd | Semiconductor memory device |
| EP0263312A2 (en) * | 1986-09-08 | 1988-04-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device with a self-testing function |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229599A (en) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | Nonvolatile semiconductor memory device |
| DE3773773D1 (en) * | 1986-06-25 | 1991-11-21 | Nec Corp | TEST CIRCUIT FOR A STORAGE EQUIPMENT WITH Arbitrary ACCESS. |
| JPS6446300A (en) * | 1987-08-17 | 1989-02-20 | Nippon Telegraph & Telephone | Semiconductor memory |
| JPH01113999A (en) * | 1987-10-28 | 1989-05-02 | Toshiba Corp | Stress test circuit for non-volatile memory |
-
1989
- 1989-06-10 KR KR1019890008002A patent/KR920001080B1/en not_active IP Right Cessation
-
1990
- 1990-02-01 FR FR9001203A patent/FR2648266B1/en not_active Expired - Lifetime
- 1990-02-02 GB GB9002396A patent/GB2232496B/en not_active Expired - Lifetime
- 1990-02-02 JP JP02022322A patent/JP3101953B2/en not_active Expired - Fee Related
- 1990-02-02 DE DE4003132A patent/DE4003132A1/en active Granted
- 1990-02-02 NL NL9000261A patent/NL194812C/en not_active IP Right Cessation
- 1990-06-06 SE SE9002030A patent/SE512452C2/en unknown
- 1990-06-07 IT IT02056690A patent/IT1248750B/en active IP Right Grant
- 1990-06-08 RU SU904830256A patent/RU2084972C1/en not_active IP Right Cessation
- 1990-06-09 CN CN90104915A patent/CN1019243B/en not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2137785A (en) * | 1983-04-04 | 1984-10-10 | Oki Electric Ind Co Ltd | Semiconductor memory device |
| EP0263312A2 (en) * | 1986-09-08 | 1988-04-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device with a self-testing function |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2084972C1 (en) | 1997-07-20 |
| DE4003132C2 (en) | 1992-06-04 |
| CN1019243B (en) | 1992-11-25 |
| GB9002396D0 (en) | 1990-04-04 |
| GB2232496B (en) | 1993-06-02 |
| KR920001080B1 (en) | 1992-02-01 |
| NL194812B (en) | 2002-11-01 |
| JPH0312100A (en) | 1991-01-21 |
| KR910001779A (en) | 1991-01-31 |
| SE512452C2 (en) | 2000-03-20 |
| IT1248750B (en) | 1995-01-27 |
| IT9020566A1 (en) | 1991-12-07 |
| FR2648266B1 (en) | 1993-12-24 |
| FR2648266A1 (en) | 1990-12-14 |
| DE4003132A1 (en) | 1990-12-20 |
| CN1048463A (en) | 1991-01-09 |
| JP3101953B2 (en) | 2000-10-23 |
| GB2232496A (en) | 1990-12-12 |
| NL194812C (en) | 2003-03-04 |
| SE9002030L (en) | 1990-12-11 |
| SE9002030D0 (en) | 1990-06-06 |
| IT9020566A0 (en) | 1990-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5680344A (en) | Circuit and method of operating a ferrolectric memory in a DRAM mode | |
| US5754486A (en) | Self-test circuit for memory integrated circuits | |
| US7190625B2 (en) | Method and apparatus for data compression in memory devices | |
| US7375999B2 (en) | Low equalized sense-amp for twin cell DRAMs | |
| US20060158950A1 (en) | Method and system for controlling refresh to avoid memory cell data losses | |
| US5140553A (en) | Flash writing circuit for writing test data in dynamic random access memory (dram) devices | |
| JPH0346188A (en) | Semiconductor storage circuit | |
| US6229728B1 (en) | Ferroelectric memory and method of testing the same | |
| US5590080A (en) | Dynamic random access memory with variable sense-amplifier drive capacity | |
| US6343038B1 (en) | Semiconductor memory device of shared sense amplifier system | |
| JP2003208787A (en) | Random access memory, and method for reading, writing, and refreshing | |
| DE4226710A1 (en) | Semiconductor memory with wordline control - generates wordline control signal for transfer to selected wordline and determines whether generated wordline signal should be boosted | |
| US6992911B2 (en) | Semiconductor memory device | |
| US6906943B2 (en) | Ferroelectric memory device comprising extended memory unit | |
| NL9000261A (en) | METHOD AND CIRCUIT FOR TESTING A MEMORY DEVICE. | |
| KR20010086264A (en) | Semiconductor storage device | |
| US6999335B2 (en) | Semiconductor memory device with improved memory retention | |
| US6519193B2 (en) | Semiconductor integrated circuit device having spare word lines | |
| JPH0589700A (en) | Mechanism of high-speed parallel test | |
| JP2804190B2 (en) | Semiconductor integrated circuit | |
| US5197031A (en) | Method for writing data in testing memory device and circuit for testing memory device | |
| KR0167681B1 (en) | Sense amp driving circuit of semiconductor memory apparatus having clamp circuit | |
| JP2001014898A (en) | Semiconductor storage | |
| KR100871964B1 (en) | Test device of semiconductor device and method thereof | |
| JPH0737995A (en) | Dynamic type semiconductor storage device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A1A | A request for search or an international-type search has been filed | ||
| BB | A search report has been drawn up | ||
| BC | A request for examination has been filed | ||
| V4 | Discontinued because of reaching the maximum lifetime of a patent |
Effective date: 20100202 |