SE512452C2 - Method for writing data when testing memory device and circuit for testing memory device - Google Patents

Method for writing data when testing memory device and circuit for testing memory device

Info

Publication number
SE512452C2
SE512452C2 SE9002030A SE9002030A SE512452C2 SE 512452 C2 SE512452 C2 SE 512452C2 SE 9002030 A SE9002030 A SE 9002030A SE 9002030 A SE9002030 A SE 9002030A SE 512452 C2 SE512452 C2 SE 512452C2
Authority
SE
Sweden
Prior art keywords
data
bit lines
pair
control circuit
transistors
Prior art date
Application number
SE9002030A
Other languages
Swedish (sv)
Other versions
SE9002030L (en
SE9002030D0 (en
Inventor
Hoon Choi
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of SE9002030D0 publication Critical patent/SE9002030D0/en
Publication of SE9002030L publication Critical patent/SE9002030L/en
Publication of SE512452C2 publication Critical patent/SE512452C2/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

A circuit for testing a memory device has a data writing means (M1 to M4), a data checking means (3), and a control circuit (1). A method for writing data and testing the memory device without using input/output lines (I/O) comprises the steps of generating a voltage difference between a pair of bit lines B/L and B/L using switches (M1 to M4) and a sense amplifier (2), as appropriate, and directly storing the data in a capacitor C1 of a memory cell (5). Each memory cell (5) can be checked by sensing (TQ, M8) the potential at a point H, the latter being influenced by switches (M5, M6) controlled by sensed (2) voltages of the bit lines and by control signals (E, F) from the control circuit (1).

Description

J! ilflí I M iill in» 512 452 2 DRAM, vilken kan kontrollera att data antingen är riktiga eller felaktiga och också minska provningstiden genom att och jämföra direkt data på ett par' bitledningar' utan. användning av in- matnings/utmatningsledningarna när data skrivs in och läses. J! il fl í I M iill in »512 452 2 DRAM, which can check that the data is either correct or incorrect and also reduce the test time by comparing direct data on a pair of 'bit lines' without. use of the input / output lines when entering and reading data.

Det är en annan målsättning med föreliggande uppfinning att för provning av direktminne RAM tillhandahålla en krets som real- iseras i enlighet med metoden.It is another object of the present invention to provide a circuit realized in accordance with the method for testing direct memory RAM.

För att erhålla de ovan beskrivna målsättningarna, bygger den föreliggande uppfinningen på en metod för inskrivning av data vid provning av en minnesanordning. Metoden omfattar stegen för alstring av en spänningsskillnmd mellan ett par bitledningar genom val av en MOS-transistor med en styrkrets för att direkt inskriva datat på paret av bitledningar utan användning av I/O- ledningar, och direkt lagring av datat i en kondensator i en minnescell vald med en ordledning.In order to achieve the above-described objects, the present invention is based on a method for writing data when testing a memory device. The method comprises the steps of generating a voltage difference between a pair of bit lines by selecting a MOS transistor with a control circuit for directly writing the data on the pair of bit lines without the use of I / O lines, and directly storing the data in a capacitor in a memory cell selected with a glossary.

Den föreliggande uppfinningen bygger ytterligare på en metod att inskriva data vid provning av en minnesanordning. Metoden omfattar stegen med direkt alstring av en spänningsskillnai mellan ett par bitledningar genom val av minst en MOS-transistor från en styrkrets, som på paret av bitledningar alstrar matnings- spänningsnivå (Vcc-nivå) eller jordnivå (GND-nivå) med hjälp av en avkännande förstärkare, och lagring av datat i en kondensator i en minnescell vald med en ordledning.The present invention is further based on a method of writing data when testing a memory device. The method comprises the steps of directly generating a voltage difference between a pair of bit lines by selecting at least one MOS transistor from a control circuit, which on the pair of bit lines generates supply voltage level (Vcc level) or ground level (GND level) by means of a sensing amplifier, and storing the data in a capacitor in a memory cell selected with a word line.

Föreliggande uppfinning bygger ytterligare vidare på en.krets för provning som innefattar en mångfald avkännande förstärkare kopplade till ett par bitledningar, en mångfald minnesceller kopplade till bitledningarna och en ordledning, en mångfald MOS- transistorer som slås till med en kolumnvalssignal som gensvar på mångfalden av minnesceller för att ansluta I/O-ledningar till respektive par av bitledningar innefattande ett datainskrivnings- organ för att skriva in data medan paret bitledningar ges Voc- nivå eller GND-nivå genom användning av'MOS-transistorer anslutna direkt till paret bitledningar, ett datakontrollorgan anslutet 512 452 3 till bakänden av en avkänningsförstärkare för att kontrollera data, samt en styrkrets för att styra dataskrivningsorganet och datakontrollorganet.The present invention further builds on a test circuit comprising a plurality of sensing amplifiers connected to a pair of bit lines, a plurality of memory cells connected to the bit lines and a word line, a plurality of MOS transistors which are turned on with a column selection signal in response to the plurality of memory cells. to connect I / O leads to respective pairs of bit lines comprising a data entry means for entering data while the pair of bit lines are given Voc level or GND level by using MOS transistors connected directly to the pair of bit lines, a data control means connected 512 452 3 to the rear end of a sense amplifier for controlling data, and a control circuit for controlling the data writing means and the data control means.

I enlighet med föreliggande uppfinning kan direkt inskrivning pà bitledningarna vara möjlig. Vidare kan varje minnescell bli totalt kontrollerad under en cykel, och provningstiden kan kraftigt minskas eftersom data skrivs in till varje minnescell ansluten till den valda ordledningen och felet kontrolleras pà varje bitledning.In accordance with the present invention, direct writing on the bit lines may be possible. Furthermore, each memory cell can be totally checked during a cycle, and the test time can be greatly reduced as data is written to each memory cell connected to the selected word line and the error is checked on each bit line.

Figurbeskrivning Fig. 1 visar en krets för en belysande utföringsform i enlighet med föreliggande uppfinning.Description of the Figures Fig. 1 shows a circuit for an illustrative embodiment in accordance with the present invention.

Belysande utföringsform Föreliggande uppfinning kommer nu att beskrivas mer i detalj med den medföljande ritningen. Som visat i Fig. 1, är en avkännings- förstärkare 2 placerad mellan ett par bitledningar B/L och E/E för att detektera en skillnadsspänning mellan bitledningarna. En minnescell är ansluten mellan bitledningen B/L och en ordledning W/L. Minnescellen 5 har en NMOS-transistor Mll och en kondensator Cl. Även en PMOS-transistor M1 och en NMOS-transistor M2 är anslutna till bitledningen B/L för att upprätthålla Vcc-nivå respektive jord, (GND)-nivån.Illustrative Embodiment The present invention will now be described in more detail with the accompanying drawings. As shown in Fig. 1, a sense amplifier 2 is placed between a pair of bit lines B / L and E / E to detect a difference voltage between the bit lines. A memory cell is connected between the bit line B / L and a word line W / L. The memory cell 5 has an NMOS transistor M11 and a capacitor C1. A PMOS transistor M1 and an NMOS transistor M2 are also connected to the bit line B / L to maintain the Vcc level and ground (GND) level, respectively.

På samma sätt är en PMOS-transistor M3 för Vcc-nivån och en NMOS- transistor M4 för GND-nivån anslutna till bitledningen E/E.In the same way, a PMOS transistor M3 for the Vcc level and an NMOS transistor M4 for the GND level are connected to the bit line E / E.

Gallerelektroderna för transistorerna M1-M4 är kopplade till styrkretsen 1 via noderna A-D. Vidare är NMOS-transistorerna M5 och M6, vars gallerelektroder är kopplade till respektive bitledning B/L och š/f, placerade i bakänden av avkännings- jförstärkaren 2. Gallerelektroderna för transistorerna M5 och M6 är också anslutna till styrkretsen 1 via noderna E respektive F.The grid electrodes for the transistors M1-M4 are connected to the control circuit 1 via the nodes A-D. Furthermore, the NMOS transistors M5 and M6, whose grid electrodes are connected to the respective bit lines B / L and š / f, are located at the rear end of the sense amplifier 2. The grid electrodes for the transistors M5 and M6 are also connected to the control circuit 1 via the nodes E and F, respectively. .

J: »iiiäifiiiiímí 512 452 4 En NMOS-transistor M7, ansluten till en àterställningsledning RESET, är kopplad till en gemensam nod H för NMOS-transistorerna M5 och M6 och en felalstrande ledning TQ är kopplad via en NMOS- transistor M8 för att skapa en kontrollkrets. Vid bakänden av denna kontrollkrets är NMOS-transistorerna M9 och MlO, vilka slås till av en kolumnvalsignal COL, anslutna till I/O-ledningar så att bitledningarna och I/O-ledningarna är kopplade till varandra.An NMOS transistor M7, connected to a reset line RESET, is connected to a common node H of the NMOS transistors M5 and M6 and a fault generating line TQ is connected via an NMOS transistor M8 to create a control circuit. At the rear end of this control circuit, the NMOS transistors M9 and M10, which are turned on by a column selection signal COL, are connected to I / O lines so that the bit lines and the I / O lines are connected to each other.

Ekxsignal DIN fastställer tillstándssignaler~vilka tillhandahålls till varje nod A-F som inmatningsdata från styrkretsen l när data skrivs in och läses.Exx signal DIN determines state signals ~ which are provided to each node A-F as input data from the control circuit 1 when the data is entered and read.

Den konventionella funktionen av föreliggande uppfinning utför samma funktion för den konventionella DRAM-anordningen och vid denna tidpunkt är MOS-transistorerna M1-M4 avstängda.The conventional function of the present invention performs the same function of the conventional DRAM device, and at this time, the MOS transistors M1-M4 are turned off.

I funktionen för den konventionella DRAM-anordningen slås MOS- transistorerna M9 och MlO till av kolumnvalssignalen COL för att utvälja I/O-ledningarna, sedan ansluts I/0-ledningarna till paret bitledningar B/L och š/E och avkänningsförstärkaren 2. Avkän- ningsförstärkaren laddar en kondensator Cl i celler i DRAM- anordningen utvalda med ordledningen W/L och kolumnvalsledningen COL via bitledningarna och MOS-transistorn Mll. Därefter, för läsfunktionen, slås MOS-transistorn ll till med ordledningen W/L och laddningen lagrad i kondensatorn Cl urladdas då till bitledningen B/L. Avkänningsförstärkaren 2 detekterar och förstärker tillståndssignalen för bitledningen för att till- handahàlla tillståndssignalen till I/O-ledningarna. En sådan funktion är densamma som funktionen för DRAM-anordningen. I motsats använder föreliggande uppfinning inte I /0-ledningarna för en snabb provning av direktminnet RAM, sà att transistorerna M9 och MlO som är anslutna till I/O-ledningarna stängs av.In the operation of the conventional DRAM device, the MOS transistors M9 and M10 are turned on by the column selection signal COL to select the I / O lines, then the I / O lines are connected to the pair of bit lines B / L and š / E and the sense amplifier 2. Detect The amplifier charges a capacitor C1 in cells in the DRAM device selected with the word line W / L and the column selection line COL via the bit lines and the MOS transistor M11. Then, for the read function, the MOS transistor 11 is turned on with the word line W / L and the charge stored in the capacitor C1 is then discharged to the bit line B / L. The sense amplifier 2 detects and amplifies the state signal for the bit line to provide the state signal to the I / O lines. Such a function is the same as the function of the DRAM device. In contrast, the present invention does not use the I / O leads for a rapid test of the direct memory RAM, so that the transistors M9 and M10 connected to the I / O leads are turned off.

Prövningen av direktminnet RAM är att skriva in data till RAM och jämföra tvâ uppsättningar av data efter att ha igen läst de inskrivna data. Prövningen av RAM kan uppdelas i två metoder i föreliggande uppfinning, det vill säga, en som använder avkän- 512 452 5 ningsförstärkare 2 under läsfunktionen medan den andra inte använder avkänningsförstärkaren 2.The test of direct memory RAM is to enter data into RAM and compare two sets of data after re-reading the entered data. The testing of RAM can be divided into two methods in the present invention, that is, one that uses sense amplifier 2 during the read function while the other does not use sense sensor 2.

Först kommer nu metoden utan att använda avkänningsförstärkaren 2 att beskrivas. I denna funktion tillhandahålls datat direkt till bitledningen B/L för att lagra datat i kondensatorn Cl i cellen i DRAM-anordningen under inskrivningsfunktionen. Efter att den önskade ordledningen W/L har valts upprätthåller styrkretsen 1 utmatningsnoden A mot låg nivå och PMOS-transistorn M1 slås till för att tillhandahålla matningsspänningsnivå Vcc till bit- ledningen B/L. När matningsspänningsnivån Vcc tillhandahålls till bitledningen B/L, slås MOS-transistorn Mll till vald av ord- ledningen W/L för att ladda kondensatorn Cl. Här, även om endast en MOS-transistor Mll och en kondensator Cl visas i Fig. 1 kan ett antal MOS-transistorer och kondensatorer för minnet kopplas i parallell mot ordledningen. Också matningsspänning motsvaran- de datat påförs för att ladda cellen i DRAM-anordningen vald av ordledningen W/L. Vid denna tidpunkt, eftersom datat på bit- ledningen B/L temporärlagras av styrkretsen 1 och laddas på noderna E och F under läsfunktionen för den snabba provningen, arbetar inte avkänningsförstärkaren i denna skrivmetod.First, the method without using the sense amplifier 2 will now be described. In this function, the data is provided directly to the bit line B / L to store the data in the capacitor C1 in the cell of the DRAM device during the write function. After the desired word line W / L has been selected, the control circuit 1 maintains the output node A at a low level and the PMOS transistor M1 is turned on to provide the supply voltage level Vcc to the bit line B / L. When the supply voltage level Vcc is provided to the bit line B / L, the MOS transistor M11 is turned on selected by the word line W / L to charge the capacitor C1. Here, even if only one MOS transistor M11 and a capacitor C1 are shown in Fig. 1, a number of MOS transistors and capacitors for the memory can be connected in parallel to the word line. The supply voltage corresponding to the data is also applied to charge the cell in the DRAM device selected by the word line W / L. At this time, since the data on the bit line B / L is temporarily stored by the control circuit 1 and is charged on the nodes E and F during the read function for the fast test, the sense amplifier does not work in this write method.

Vidare kommer nu metoden som använder avkänningsförstärkaren 2 att beskrivas.Furthermore, the method using the sense amplifier 2 will now be described.

När styrkretsen l tillhandahåller tillståndssignaler med hög nivå och låg nivå till noderna D respektive A för att slå till MOS-transistorerna M1 och M4, slås MOS-transistorerna M1 och M4 till och spänningsskillnad alstras mellan paret bitledningar B/L och.š/E. Därefter detekterar och förstärker avkänningsförstärka- ren 2 denna skillnadsspänning och laddar data in i kondensatorn Cl genom att dra bitledningen mot Vcc-nivån eller GND-nivån. Å andra sidan fungerar jämförelsefunktionen för att jämföra två uppsättningar av data efter att läst ut data lagrade i DRAM- cellen på följande sätt genom att använda de två inskrivnings- metoderna. =|l||'\ I 512 452 Först tillhandahåller styrkretsen 1 tillståndssignalen med hög nivå till noderna A och C och tillståndssignalen med låg nivå till noderna B och D för att stänga MOS-transistorerna Ml, M2, M3 och M4. Därefter om datat lagrat i DRAM-cellen är "l" och MOS-transistorn Mll slås till av ordledningen W/L, urladdas till bitledningen B/L laddningen som är lagrad i kondensatorn.When the control circuit 1 provides high level and low level state signals to the nodes D and A, respectively, to turn on the MOS transistors M1 and M4, the MOS transistors M1 and M4 are turned on and a voltage difference is generated between the pair of bit lines B / L and.š / E. Thereafter, the sense amplifier 2 detects and amplifies this differential voltage and loads the data into the capacitor C1 by pulling the bit line towards the Vcc level or the GND level. On the other hand, the comparison function works to compare two sets of data after reading out data stored in the DRAM cell in the following manner by using the two write methods. 512 452 First, the control circuit 1 provides the high level state signal to nodes A and C and the low level state signal to nodes B and D to close the MOS transistors M1, M2, M3 and M4. Then, if the data stored in the DRAM cell is "1" and the MOS transistor M11 is turned on by the word line W / L, the charge stored in the capacitor is discharged to the bit line B / L.

Avkänningsförstärkaren 2 detekterar denna spänning så att bitledningen B/L får hög nivå, medan §/E får låg nivå. Tills att denna nivå är satt bibehåller noderna E och F låg nivå. Därefter tillhandahåller styrkretsen l tillståndssignalerna med låg respektive hög nivå till noderna E och F, så att datat kontrolle- ras i kontrollkretsen 3 (i fallet med “1"-data). Det vill säga den låga nivån på bitledningen B/L påförs MOS-transistorns M5 gallerelektrod, medan den höga signalnivån för bitledningen É/E påförs gallerelektroden för MOS-transistorn M6, då MOS-trans- istorn M5 stängs men MOS-transistorn M6 slås till så att det låga nivåntillståndet överförs till noden H och MOS-transistorn M8 är kontinuerligt avstängd.The sense amplifier 2 detects this voltage so that the bit line B / L has a high level, while § / E has a low level. Until this level is set, nodes E and F maintain a low level. Thereafter, the control circuit 1 provides the low and high level state signals to the nodes E and F, so that the data is checked in the control circuit 3 (in the case of "1" data). the grid electrode of the transistor M5, while the high signal level of the bit line É / E is applied to the grid electrode of the MOS transistor M6, when the MOS transistor M5 is closed but the MOS transistor M6 is turned on so that the low level state is transmitted to the node H and the MOS transistor M8 is continuously switched off.

Därför bibehåller felledningen TQ sin iförväg erhållna höga tillståndsnivå under läsfunktionen för den snabba provningen och anger att minnescellen som provas är riktig. Om det finns ett fel när datat lagrat i minnescellen läses överförs högnivåsignalen till noden H för att slå till MOS-transistorn M8 så att felal- stringsledningen TQ får låg nivå och anger att felet uppträder.Therefore, the fault line TQ maintains its pre-obtained high state level during the read test for the fast test and indicates that the memory cell being tested is correct. If there is an error when the data stored in the memory cell is read, the high level signal is transmitted to the node H to turn on the MOS transistor M8 so that the error generating line TQ is low and indicates that the error occurs.

Alltså när ett antal minnesceller är felaktiga eller varje cell är felaktig får den gemensamma noden H hög nivå som beskrivs ovan och anger att det finns ett fel i DRAM-anordningen som provas.Thus, when a number of memory cells are faulty or each cell is faulty, the common node H gets the high level described above and indicates that there is a fault in the DRAM device being tested.

MOS-transistorn M7 ansluten till återställningsanslutningen RESET återställer noden H till jordnivà för nästa provningsfunktion.The M7 transistor M7 connected to the reset terminal RESET resets the node H to ground level for the next test function.

Under skriv och läsfunktionerna fastställer nämligen styrkretsen l i förväg datat (1 eller 0) som lagras i minnescellen liksom utmatningen från noderna A-D och tillhandahåller kontrollsignalen till noderna E och F för kontrollkretsen 3 för att kontrollera om DRAM-anordningen är riktig eller felaktig. 512 452 Som nämnts ovan, kontrollerar föreliggande uppfinning om data är riktiga eller inte i kontrollkretsen 3 genom att inskriva direkt och läsa data pà bitledningarna utan användning av I/0-ledning- arna. Inskrivningsfunktionen av data till var och en av minnes- cellerna anslutna till den valda ordledningen är möjlig under en cykel och läsfunktionen och felkontrollfunktionen av datat lagrat i var och en av minnescellerna är också möjlig under en cykel vilket därvid kraftigt minskar provningstiden för DRAM- anordningen.Namely, during the write and read functions, the control circuit 1 determines in advance the data (1 or 0) stored in the memory cell as well as the output from the nodes A-D and provides the control signal to the nodes E and F of the control circuit 3 to check whether the DRAM device is correct or incorrect. As mentioned above, the present invention checks whether the data is correct or not in the control circuit 3 by writing directly and reading data on the bit lines without using the I / O lines. The writing function of data to each of the memory cells connected to the selected word line is possible during a cycle and the read function and error checking function of the data stored in each of the memory cells is also possible during a cycle which greatly reduces the test time of the DRAM device.

Uppfinningen begränsas inte pà något sätt till den belysande utföringsformen beskriven ovan. Olika modifieringar av den visade belysande utföringsformen liksom andra utföringsformer av uppfinningen kommer att bli uppenbara för personer med kunskaper i tekniken genom hänvisning till beskrivningen av uppfinningen.The invention is in no way limited to the illustrative embodiment described above. Various modifications of the illustrated embodiment shown as well as other embodiments of the invention will become apparent to those skilled in the art upon reference to the description of the invention.

Avsikten är därför att de medföljande patentkraven skall täcka alla sådana modifieringar eller utföringsformer som faller inom omfattningen av uppfinningen.It is therefore intended that the appended claims cover all such modifications or embodiments as fall within the scope of the invention.

Claims (5)

512 452 s? PATENTKRAV512 452 s? PATENT REQUIREMENTS 1. Krets för provning av en minnesanordning k ä n n e t e c k - n a d av en mångfald avkänningsförstärkare (2), anslutna till ett par bitledningar (B/L,B/1.) , ' en mångfald minnesceller anslutna till bitledningarna och ordledningen (W/L) en mångfald första MOS-transistorer (M9, MlO) styrda av en signal för kolumnadress för att ansluta inmatnings/utmatnings- ledningar (I/O) till respektive par av bitledningar, en styrkrets (1) för alstring av styrsignaler (A, B, C, D, E, F) i gensvar på indata (DIN), dataproducerande organ (M1, M2, M3, M4) anslutna via paret av bitledningar (B/L,B/L) till ingången av avkänningsförstärkaren (2) för att förse varje bitledning med antingen matningsspän- ningspotentital (Vcc) eller en jordpotential (GND) beroende av styrsignalerna (A, B, C, D), och ett datakontrollorgan (3) vilket är anslutet via paret av bitledningar (B/L,B/L) till en utgång av avkänningsförstärkaren (2) för att kontrollera data lagrat av det dataproducerande organet (M1, M2, M3, M4) i minnescellerna (5).1. Circuit for testing a memory device characterized by a plurality of sense amplifiers (2), connected to a pair of bit lines (B / L, B / 1.), A plurality of memory cells connected to the bit lines and the word line (W / L ) a plurality of first MOS transistors (M9, M10) controlled by a column address signal for connecting input / output lines (I / O) to each pair of bit lines, a control circuit (1) for generating control signals (A, B , C, D, E, F) in response to input data (DIN), data producing means (M1, M2, M3, M4) connected via the pair of bit lines (B / L, B / L) to the input of the sense amplifier (2) for providing each bit line with either supply voltage potential (Vcc) or a ground potential (GND) depending on the control signals (A, B, C, D), and a data control means (3) which is connected via the pair of bit lines (B / L, B / L) to an output of the sense amplifier (2) for controlling data stored by the data producing means (M1, M2, M3, M4) in mi nnes cells (5). 2. Krets enligt krav l, k ä n n e t e c k n a d av att det dataproducerande organet innefattar en mångfald andra MOS- transistorer (M1, M2, M3, M4), att ett respektive par (M1, M2, M3, M4) av PMOS- och NMOS-transistorer är kopplat med en bitledning (B/L,B/L), och att PMOS-transistorer används för matning av matningsspänningspotential (Vcc) och NMOS-transistorer för matning av jordpotential (GND).Circuit according to claim 1, characterized in that the data producing means comprises a plurality of other MOS transistors (M1, M2, M3, M4), that a respective pair (M1, M2, M3, M4) of PMOS and NMOS transistors are connected with a bit wire (B / L, B / L), and that PMOS transistors are used for supplying supply voltage potential (Vcc) and NMOS transistors for supplying ground potential (GND). 3. Krets enligt krav 1, k ä n n e t e c k n a d av att datakontrollorganet (3) innefattar tredje NMOS-transitorer (M5, M6) vars respektive grindelektroder är kopplade till varje bitledning, och temporärlagrade utgångar (E,F) för kontrollkret- sen (l) är respektive kopplade till en källa för en av de tredje NMOS-transistorerna, tillsammans med en fjärde NMOS-transistor 512 452 9 (M8), vars grindelektrod är ansluten till kollektorelektrod på var och en av de tredje NMOS-transistorerna (M5, M6) och styrs i gensvar på utsignaler (H) från de tredje NMOS-transistorerna (M5, M6).Circuit according to claim 1, characterized in that the data control means (3) comprises third NMOS transistors (M5, M6) whose respective gate electrodes are connected to each bit line, and temporarily stored outputs (E, F) for the control circuit (1). are respectively connected to a source of one of the third NMOS transistors, together with a fourth NMOS transistor 512 452 9 (M8), the gate electrode of which is connected to the collector electrode of each of the third NMOS transistors (M5, M6). and is controlled in response to output signals (H) from the third NMOS transistors (M5, M6). 4. Metod för inskriving av data vid provning av en minnesa- nordning k ä n n e t e c k n a d av stegen: alstring av en spänningsskillnad mellan ett par bitledningar (B/L,B/L) genom selektion av åtminstone en MOS-transistor ur en mångfald första MOS-transistorer (M1, M2, M3, M4) styrda av en mångfald styrsignaler (A, B, C, D) vilka alstras av en styrkrets (1) beroende av indata (DIN), och matning av varje bitledning i paret av bitledningar (B/L,B/L) med antingen matningsspännings- potential (Vcc) eller en jordpotential (GND) för direkt skrivning av data motsvarande skillnadsspänningen på varje bitledning utan användning av inmatning/utmatningsledningarna (I/O) och lagring av data på bitledningen i en kondensator (Cl) för en minnescell (5) selekterad med en ordledning (W/L).4. Method for entering data when testing a memory array characterized by the steps of: generating a voltage difference between a pair of bit lines (B / L, B / L) by selecting at least one MOS transistor from a plurality of first MOSs. transistors (M1, M2, M3, M4) controlled by a plurality of control signals (A, B, C, D) which are generated by a control circuit (1) depending on the input data (DIN), and supply of each bit line in the pair of bit lines ( B / L, B / L) with either supply voltage potential (Vcc) or a ground potential (GND) for direct writing of data corresponding to the differential voltage on each bit line without using the input / output lines (I / O) and storing data on the bit line in a capacitor (Cl) for a memory cell (5) selected with a word line (W / L). 5. Metod enligt krav 4, k ä n n e t e c k n a d av ytterligare steg: utläsning av data lagrat i minnescellen (5) med hjälp av en avkänningsförstärkare (2), och tillhandahållande av detta data till bitledningen efter det att det har detekterats, temporärlagring av indata (DIN) för styrkretsen (1), och alstring av styrsignaler (A, B, C, D, E, F) i steget för alstring av spänningsskillnaden, jämförelse av utläsningsdata med temporärlagrade data från styrkretsen (1) genom selektering av åtminstone en MOS-transistor av de tredje NMOS-transistorerna (M5, M6), och identifiering av ett fel svarande mot det jämförda värdet genom ett funktionstillstånd för en fjärde NMOS-transistor (M8).Method according to claim 4, characterized by further steps: reading data stored in the memory cell (5) by means of a sense amplifier (2), and providing this data to the bit line after it has been detected, temporary storage of input data ( DIN) for the control circuit (1), and generating control signals (A, B, C, D, E, F) in the step of generating the voltage difference, comparing readout data with temporarily stored data from the control circuit (1) by selecting at least one MOS transistor of the third NMOS transistors (M5, M6), and identification of an error corresponding to the compared value by a function state of a fourth NMOS transistor (M8).
SE9002030A 1989-06-10 1990-06-06 Method for writing data when testing memory device and circuit for testing memory device SE512452C2 (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019890008002A KR920001080B1 (en) 1989-06-10 1989-06-10 Method writing data and test circuit in memory material

Publications (3)

Publication Number Publication Date
SE9002030D0 SE9002030D0 (en) 1990-06-06
SE9002030L SE9002030L (en) 1990-12-11
SE512452C2 true SE512452C2 (en) 2000-03-20

Family

ID=19286971

Family Applications (1)

Application Number Title Priority Date Filing Date
SE9002030A SE512452C2 (en) 1989-06-10 1990-06-06 Method for writing data when testing memory device and circuit for testing memory device

Country Status (10)

Country Link
JP (1) JP3101953B2 (en)
KR (1) KR920001080B1 (en)
CN (1) CN1019243B (en)
DE (1) DE4003132A1 (en)
FR (1) FR2648266B1 (en)
GB (1) GB2232496B (en)
IT (1) IT1248750B (en)
NL (1) NL194812C (en)
RU (1) RU2084972C1 (en)
SE (1) SE512452C2 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05128899A (en) * 1991-10-29 1993-05-25 Mitsubishi Electric Corp Semiconductor memory
US6950356B2 (en) * 2002-02-26 2005-09-27 Koninklijke Philips Electronics N.V. Non-volatile memory test structure and method
RU2681344C1 (en) * 2015-03-09 2019-03-06 Тосиба Мемори Корпорейшн Semiconductor storage device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59185097A (en) * 1983-04-04 1984-10-20 Oki Electric Ind Co Ltd Memory device with self-diagnostic function
JPS62229599A (en) * 1986-03-31 1987-10-08 Toshiba Corp Nonvolatile semiconductor memory device
EP0253161B1 (en) * 1986-06-25 1991-10-16 Nec Corporation Testing circuit for random access memory device
KR910001534B1 (en) * 1986-09-08 1991-03-15 가부시키가이샤 도시바 Semiconductor memory device
JPS6446300A (en) * 1987-08-17 1989-02-20 Nippon Telegraph & Telephone Semiconductor memory
JPH01113999A (en) * 1987-10-28 1989-05-02 Toshiba Corp Stress test circuit for non-volatile memory

Also Published As

Publication number Publication date
SE9002030L (en) 1990-12-11
NL9000261A (en) 1991-01-02
FR2648266B1 (en) 1993-12-24
JP3101953B2 (en) 2000-10-23
GB2232496B (en) 1993-06-02
NL194812C (en) 2003-03-04
GB2232496A (en) 1990-12-12
IT9020566A0 (en) 1990-06-07
NL194812B (en) 2002-11-01
GB9002396D0 (en) 1990-04-04
KR910001779A (en) 1991-01-31
CN1048463A (en) 1991-01-09
IT9020566A1 (en) 1991-12-07
IT1248750B (en) 1995-01-27
FR2648266A1 (en) 1990-12-14
DE4003132C2 (en) 1992-06-04
KR920001080B1 (en) 1992-02-01
JPH0312100A (en) 1991-01-21
DE4003132A1 (en) 1990-12-20
CN1019243B (en) 1992-11-25
RU2084972C1 (en) 1997-07-20
SE9002030D0 (en) 1990-06-06

Similar Documents

Publication Publication Date Title
JP3076606B2 (en) Semiconductor memory device and inspection method thereof
US7885131B2 (en) Resistance change semiconductor memory device and method of reading data with a first and second switch circuit
US6597603B2 (en) Dual mode high voltage power supply for providing increased speed in programming during testing of low voltage non-volatile memories
US5444656A (en) Apparatus for fast internal reference cell trimming
US7054213B2 (en) Method and circuit for determining sense amplifier sensitivity
US5185722A (en) Semiconductor memory device having a memory test circuit
US6266287B1 (en) Variable equilibrate voltage circuit for paired digit lines
JP3621334B2 (en) Nonvolatile memory device
CN101226778A (en) Semiconductor memory having function to determine semiconductor low current
KR890015273A (en) Nonvolatile Semiconductor Memory
US6577551B2 (en) Semiconductor integrated circuit having a built-in data storage circuit for nonvolatile storage of control data
US5130945A (en) Content addressable memory combining match comparisons of a plurality of cells
JPH0346188A (en) Semiconductor storage circuit
US6680873B2 (en) Semiconductor device having electric fuse element
US7075844B2 (en) Parallel sense amplifier with mirroring of the current to be measured into each reference branch
US4586170A (en) Semiconductor memory redundant element identification circuit
US5621686A (en) Multiply and divide current mirror
US20030090925A1 (en) Sensing circuit for ferroelectric non-volatile memories
SE512452C2 (en) Method for writing data when testing memory device and circuit for testing memory device
KR910002203B1 (en) Sensing detection circuit in memory device
US5197031A (en) Method for writing data in testing memory device and circuit for testing memory device
JPH1139874A (en) Semiconductor storage device
JP3858835B2 (en) Memory cell capable of avoiding soft error and semiconductor memory device
JPS60167197A (en) Semiconductor storage circuit
KR19980082923A (en) Semiconductor Memory Device Having Word Line Voltage Generation Circuit