NL8000665A - Werkwijze voor het vervaardigen van een monolithische, geintegreerde micro-elektronische halfgeleiderketen en keten vervaardigd volgens deze werkwijze. - Google Patents

Werkwijze voor het vervaardigen van een monolithische, geintegreerde micro-elektronische halfgeleiderketen en keten vervaardigd volgens deze werkwijze. Download PDF

Info

Publication number
NL8000665A
NL8000665A NL8000665A NL8000665A NL8000665A NL 8000665 A NL8000665 A NL 8000665A NL 8000665 A NL8000665 A NL 8000665A NL 8000665 A NL8000665 A NL 8000665A NL 8000665 A NL8000665 A NL 8000665A
Authority
NL
Netherlands
Prior art keywords
mos
selectively
type
regions
region
Prior art date
Application number
NL8000665A
Other languages
English (en)
Other versions
NL189633C (nl
NL189633B (nl
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of NL8000665A publication Critical patent/NL8000665A/nl
Publication of NL189633B publication Critical patent/NL189633B/nl
Application granted granted Critical
Publication of NL189633C publication Critical patent/NL189633C/nl

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
    • H03K19/01825—Coupling arrangements, impedance matching circuits
    • H03K19/01831—Coupling arrangements, impedance matching circuits with at least one differential stage
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Nonlinear Science (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Logic Circuits (AREA)

Description

VO oohh
Titel : Werkwijze voor het vervaardigen van een monolithische, geïntegreerde micro-elektronische halfgeleiderketen en keten vervaardigd volgens dëzé'werkwijze._
De uitvinding heeft betrekking op een werkwijze voor het monolithisch integreren van vertikale ÏÏPÏÏ-laterale WPÏÏ, laterale PUP, substraat PEP, PMOS, MOS, DMQS en J/FET-componenten tot een zodanige configuratie, dat de overgangen-geïsoleerde ketens worden 5 gevormd, die bij spanningsniveaus boven 100 V kunnen werken. Een dergelijke werkwijze maakt een kosten-effactieve vervaardiging van logische ketens, precisiebesturingsschakelingen en hoogspannings-koppelschakelingen op een enkel plaatje mogelijk. Door deze benadering wordt het niveau van integratie sterk verhoogd, waardoor 10 analoge en digitale ketens op een enkel plaatje kunnen worden ondergebracht en derhalve de elektrische werking wordt verbeterd, terwijl tegelijkertijd grote kostenreducties optreden.
De uitvinding omvat een aantal uitvoeringsvormen, waarbij bipolaire technologie met enkelvoudig en dubbel-gediffundeerde M0S-15 stelsels wordt gecombineerd. Bij de beschreven uitvoeringsvormen wordt gebruik gemaakt van metalen MOS-poortcomponenten. De uitvinding omvat voorts de substitutie van uit polysilicium bestaande poorten en onderlinge verbindingen, waardoor men hoogspanningsveld-platen, MOS-poorten, zwevende poorten en speciale geheugenstelsels, 20 onderlinge verbindingen met tweede niveau en een verbeterde betrouwbaarheid door de regeling van gelocaliseerde elektrische velden verkrijgt.
Een aspect van de uitvinding is’erwezenlijkt in een werkwijze voor het monolithisch integreren van een halfgeleiderketen met 25 net dubbel-gediffundeerde MOS (B-MCS) en vertikale ITPE-c ompor.enten. Een belangrijk concept van de uitvinding is de compatibele vervaardiging van vertikale bipolaire en dubbel-gediffundeerde MCS-componenten met uitstekende werking in een simultane omgeving.
Met uitstekende werking wordt bedoeld een onafhankelijke regeling 30 van componenteigenschappen., zoals gelijkstroomversterking, drem- 8000565 2 pelspanning, transconductantie, parasitairs capaciteit, basisdiepte en -concentraties, doorslagspanningen, enz. De behandeling begint met her selectief vrrormen -van een N+ -gebied aan het oppervlak van een monokristallijne halfgeleidersubstraat van het p-type 5 op elke plaats vaar een vertikale NPN-component en bij voorkeur vaar elke DMQS-component tot stand moet vorden gebracht. Ofschoon de DMOS een laterale component is, dient de begraven 11+ -laag om de verdeelde afvoerveerstand van het driftgebied te verlagen. Vervolgens vordt op de substraat een oppervlaktelaag van het n-type 10 langs epitaxiale veg gegroeid, velke laag elke n+ -plaats bedekt. Daarna vorden P+ -gebieden selectief gevormd, velke gebieden zich door de dikte van de epitaxiale laag uitstrekken om een pn-over-gangsisolatie tussen componenten te verschaffen. Vervolgens vordt een iets gedoteerd gebied van het p-type (D-bron) selectief in het 15 isolatiegedeelte van de epitaxiale laag gevormd, vaar DMOS-compo-nenten tot stand moeten vorden gebracht. Daarna vordt een middelmatig gedoteerd gebied van het p-type selectief tenminste gedeeltelijk in het iets gedoteerde gebied van het p-type (D-bron) gevormd, dat het DMOS-keerpoortcontact vormt; tegelijkertijd vordt een mid-20 delmatig gedoteerd gebied van het p-type in het geïsoleerde gedeelte van de epitaxiale laag gevormd, vaar de vertikale NPÏÏ-in-richtingen tot stand moeten vorden gebracht, vaarbij dit gebied het basisgebied daarvan vormt. Het is van belang erop te vijzen, dat volgens de uitvinding het gebied van het p-type, dat het massaka-25 naai (D-bron) bepaalt, voor de vorming van de keerpoort/basisdif-fusie vordt gevormd, tervijl deze volgorde bij de bekende DMOS-fabricage is omgekeerd. Daarna vorden gebieden van het N-type selectief gevormd, velke gebieden de vertikale NPET-emitter, het NPN-col-lectorcontact en de DMOS-bron- respectievelijk afvoerelektrode vor-30 men. Vervolgens vordt op het DMOS-kanaalgebied een poortoxyde selectief gevormd, gevolgd door het selectief vervijseren van het oxyde voor het vormen van contactvias en tenslotte vordt de keten voltooid onder gebruik van bekende metallisatieprocessen voor het vormen van contacten en onderlinge verbindingen.
35 De oppervlakc edot eemiddelc one ent rat i e, velke een gevolg is van 8000865 3 de D-bronvorming, wordt zodanig geregeld, dat de DMQS-drempelspan-ning wordt bepaald door de snijding ran het D-brondoteermiddelcon-centratieprofiel en het concentratieprofiel van het volgende do-teermiddel van het n-type, dat de ΙΡΓΓ-emitter gelijktijdig met de 5 vorming van de DMOS-toevoer- en afvoerelektrode vormt. Sen belang-rijk kenmerk van het proces ligt in de wijze, waarop de DMOS-zelf-centrering wordt behouden, terwijl de UPII-karakteristieken onafhankelijk worden geregeld. Zoals reeds is besproken, vindt de massa-kanaaldiffusie plaats, gevolgd door de üTPN-basisdiffusie, geduren-10 de welke een minimale hoeveelheid oxyde wordt gegroeid om alle diffusies van het p-type ten opzichte van een volgend aanbrengen van het n-type te maskeren. JTa de basisdiffusie vindt de patroon-vorming van het oxyde plaats in twee trappen en wel door eerst op selectieve wijze oxydevensters voor alle diffusies van het n-type 15 met een dikkere oxydelaag dan het basisoxyde te openen, gevolgd door het selectief openen van vensters voor de vertikale HPïT-emitter en BMOS-toevoerelektrode. Bij het patroongeven aan de DMOS-toevoer-elektrode wordt het oxyde over de massakanaaldiffusie tussen de toevoerelektrode en het driftgebied verwijderd, waarbij een overlap-20 ping in het driftgebied optreedt. Tijdens het verwijderen van het oxyde wordt slechts zoveel oxyde verwijderd ais nodig is om het mas-sakanaalgebied vrij te geven; derhalve wordt het oxyde slechts volledig verwijderd, waar het oorspronkelijke massakanaaloxyde is verwijderd en op een minimale wijze opnieuw is gegroeid. Het 25 oxyde wordt gedeeltelijk over de laterale massakanaaldiffusie en een deel van het driftgebied verwijderd, doch is nog steeds voldoende di'k om deze gebieden tegen de daaropvolgende DMOS-toevoerelektro-dediffusie te maskeren. Derhalve wordt de DMQS-kanaallengte bepaald door het verschil tussen de emitterdiffusie en de D-brondif-30 fusie aangszien het cxydevenster, dat voor de DMCS-toevoerelektro-dediffusie of -implantatie is geopend, in wezen hetzelfde venster is als dat, dat initieel voor da D-oronvorming is geopend.
Uit deze reeks stappen blijkt, dat de basisdiffusie onafhankelijk is van de massakanaaldiffusie. Derhalve >ar> men eerst de 35 ΪΓΡίΓ-basisdiepte en vervolgens de emitterdiepte kiezen cm de gewens- 8000865 k te EPN-karakteristieken te verkrijgen. Wanneer men het emitter-profiel kent, kunnen de D-bronconcentratie en -diffusie vooraf worden bepaald om de gewenste DMOS-karakteristieken te verkrijgen. Derhalve maakt de bovenstaande reeks handelingen het verkrijgen van 5 de zeer goede laterale en vertikale eigenschappen mogelijk. Bij de bekende inrichtingen moet de basisdiffusie plaats vinden voor de massakanaaldiffusie en moet‘deze noodzakelijker dieper zijn dan de massakanaaldiffusie. De DMOS-toevoerelektrodediffusie moet worden bepaald door de laterale karakteristieken en maakt derhalve geen 10 onafhankelijke basis-emitterscheiding mogelijk, doordat noch de basis- noch de emitterdiffusie onafhankelijk zijn van de massa-kanaaldiffusie. Derhalve lenen de bekende DMOS-inrichtingen zich niet tot een versmolten vervaardiging van bipolaire en DMOS-stel-sels met NPÏÏ-eigenschappen met grote versterking en hoge frequentie. 15 Een ander aspect van de uitvinding is belichaamd in een.werk wijze voor de monolithische integratie van een halfgeleiderketen met D-MQS, P-MOS en N-MOS-transi storcomponent en, beginnende met het selectief vormen van een W+ -gebied aan het oppervlak van een monokirstallijne halfgeleidersubstraat van het p-type op elke plaats 20 waar een van de genoemde componenten moet worden verschaft. Daarna wordt een monokristallijne halfgeleideroppervlaktelaag van het n-type langs epitaxiale weg op de substraat gevormd, waarbij deze laag elk van de inrichtingsplaacsen bedekt. Vervolgens worden in de epitaxiale laag P+ -gebieden op een selectieve wijze gevormd, 25 welke gebieden zich door deze laag uitstrekken voor het verschaffen van een p-n-overgangsisolatie tussen naast elkaar gelegen component-gebieden. Vervolgens wordt een eerste, iets gedoteerd oppervlakte-gbied van het p-type (N-bron) selectief in het geïsoleerde gedeelte van de epitaxiale laag gevormd, waar D-MOS-componenten moeten 30 worden verschaft. Daarna worden eerste, tweede en derde middelmatig gedoteerde gebieden van het p-vrpe selectief gevormd, waarbij deze gebieden het D-MOS-keerpcortcontact en respectievelijk de P-M0S-en afvoergebieden vormen. Vervolgens worden gebieden van het ÏT-type selectief en gelijktijdig gevormd, welke gebieden de N-MOS-toe-35 voerelektrode en -afvoerelektrode, de D-MOS-toevcerelektrode en af- 8000665 5 voerelektrode en het P-MOS—keerpoortcontact vormen. De poortisolatie wordt dan selectief over het kanaalgehied van elke respectieve inrichting gevormd.
Daarna wordt de P-MQS-verrij kingsdrempelspanning door ionen-5 implantatie ingesteld. Boorionen worden selectief geïmplanteerd teneinde een onttrekkingskanaal voor de P-MOS-inrichtingen te vormen. De keten wordt dan voltooid door een selectieve oxydeverwij-dering voor het vormen van contactvias, gevolgd door een metallisatie en patroonvorming onder gebruik van bekende methoden.
10 Bij de bovenbeschreven reeks handelingen wordt de oppervlakte- doteermiddelconcentratie, die tijdens de D-bronvorming wordt verkregen, geregeld om het mogelijk te maken, dat de drempelspanningen van de N-M0S- en D-MOS-componenten bij benadering aan elkaar gelijk zijn.
15 De oxydegroei over de P-M0S- en N-MQS-gebieden wordt geregeld om de parasitaire ïï-MOS-drempel te verhogen en het daardoor mogelijk te maken, dat over de D-bronkanaalgebieden een dunner oxyde wordt gegroeid. Bij voorkeur worden gelijktijdig met de U-fcronver-vaardiging oppervlakteweerstanden verschaft teneinde te voorzien 20 in oppervlakteweerstanden met een weerstandswaarde van tenminste 1000 ohm per vierkant.
Verder verdient het de voorkeur gelijktijdig met het D-M0S-poortcontactgebied extra gebieden van het p-type te verschaffen, die het U-MOS-keerpoort-contact, H-MOS-beveiligingsring en de opper-25 vlakteweerstanden vormen.
Een combinatie van de bovenbeschreven twee uitvoeringsvormen voorziet in een derde uitvoeringsvorm, waarbij D-MOS, P-M0S, IT-M0S en vertikale NPIT-transistorcomponenten met uitstekende werking op een enkel plaatje worden geïntegreerd. De combinatie vereist alle 30 stappen van de eerste uitvoeringsvorm (D-MCS plus 2TPN) en vereist bovendien (1) de vorming van een eerste, iets gedoteerd gebied van het p-type (l-bron) voor de vorming van de D-bron; (2) de vorming van de P-MGS-toevoer- en afvoerelektrode en de üT-M0S-keerpoort en beveiligingsring, gelijktijdig met de vorming van de 2TP3-casis 35 en het D-MOS-keerpoortcontactgebied; en (3) de vorming van de N-MCS- 8000565 6 toevoer- en afvoerelektrode en het P-MOS-achtergrondcontact gelijktijdig met het NPÏT-collectorcontact en de emitter, en de D-MOS-toevoer- en afvoerelektrode. Voorts wordt de P-MOS-verrijkings-drempel ingesteld en worden P-MOS-onttrekkingskanalen gevormd juist 5 voor de vorming van de contactvias en de metallisatie.
De uitvinding kan worden verwezenlijkt in een werkwijze voor het vervaardigen van een monolithische, geïntegreerde micro-elek-tronische halfgeleiderketen met vertikale en laterale NPN-transis-toren, P-JFET-transistoren, P-MOS, N-MOS en D-MOS-transistorccmpo-10 nenten, beginnende met het selectief vormen van een gehied van het n+ -type aan het oppervlak van een monokristallijne halfgeleider-substraat van het p-type op elke plaats waar een vertikale NPN-, P-JFET, D-MOS, P-MOS- of N-MOS-component moet worden verschaft. Daarna wordt een monokristallijne halfgeleideroppervlaktelaag van 15 het n-type langs epitaxiale weg op de substraat gevormd, welke laag elk van de inrichtingsplaatsen bedekt. Vervolgens worden P+ -gebieden selectief in de epitaxiale laag gevormd, welke gebieden zich door de laag uitstrekken voor het verschaffen van een p-n-overgangsisolatie tussen naast elkaar gelegen componentgebieden.
20 Daarna wordt een eerste, iets gedoteerd oppervlaktegebied van het p-type (N-bron) selectief in het geïsoleerde gedeelte van de epitaxiale laag gevormd, waar P-MOS- en N-MOS-inrichtingen moeten worden verschaft. Een tweede, iets gedoteerd gebied van het p-type wordt selectief in het geïsoleerde gedeelte van de epitaxiale laag 25 gevormd, waar D-MOS-componenten moeten worden verschaft. Eerste, tweede, derde en vierde middelmatig gedoteerde gebieden van het p-type worden dan selectief gevormd, waarbij deze gebieden de vertikale ÏÏPïT-basis, het D-MOS-keerpoortcontact, het N-MGS-keerpoort-contact en de beveiligingsring, en respectievelijk de P-MQS-toe-30 voer- en afvoergebieden vormen. Gebieden van het N-type gebieden worden thans selectief en gelijktijdig gevormd, waarbij deze voorzien in het vertikale NPN-collectorcontact, de laterale NPN-col-’ lector en emitter, de N-MCS—toevoer- en afvoerelektrcde, is verti kale NPN-emitter, de D-iMOS—'toevoer- en afvoerelektrcde, hen p-MOS-35 ac liter gr ondcont act, en respectievelijk het P—JFET-poort contact.
8 0 0 ö 6 6 5 i· » 7
Het poortoxyde wordt dan op een selectieve wijze over de D-MOS-, P-MOS- en H-MOS-kanaalgeoieden gevormd. De P-MOS-verrijkingsdrempel-spanning wordt vervolgens door ion en implant at i e ingesteld. Boor-ionen worden daarna selectief geïmplanteerd teneinde onttrekkings-5 kanalen voor de P-MOS- en P-JFET-inrichtingen te verschaffen.
De keten wordt dan voltooid door een selectieve oxydeverwijdering voor let vormen van contactvias, gevormd door metallisatie en patroon-vorming onder gebruik van bekende methoden.
De oppervlaktedoteermiddelconcentratie, die tijdens de D-bron-10 vorming wordt verkregen, wordt geregeld om het mogeiijk te maken, dat de drempelspanningen van de 1T-MGS- en D-MOS-componenten bij benadering aan elkaar gelijk zijn.
De oxydegroei over de P-MOS- en H-MOS-inrichtingsgebieden wordt geregeld om de parasitaire IT-MOS-drempel te verhogen en het daar-15 door mogelijk te maken,dat over de D-bronkanaalgebieden een relatief dunnere oxydegroei aanwezig is. 3ij voorkeur worden gelijktijdig met de N-bronvervaardiging oppervlakteweerstanden verschaft teneinde te voorzien in oppervlaktewesrstanden met een weerstands-waarde van tenminste 1000 ohm per vierkant.
20 De oppervlaktedoteermiddelconcentratie, welke een gevolg is van de D-bronvorming wordt zodanig geregeld, dat de D-M0S-drempel-spanning wordt ingesteld door de snijding van de emitterdoteermid-eel- en D-brondoteermiddelconcentratieprofielen.
Het verdient verder de voorkeur de stap voor het vermen van een 25 gemodifieerd basisgebied voor de laterale ïIPH-cemponent gelijktijdig met de D-brondiffuciestap uit te voeren.
Verder verdient het de voorkeur om gelijktijdig met het D-M0S-poortcontactgebied extra gebieden van het P-type te vormen, zoals het H-2*iOS-keerpoortcontact, 1-M0S beveiligingsring en de oppervlak-30 teweerstanden.
Evenals eerder wordt het cxydemasker voor de emitterdiffusie in twee trappen gevormd door eerst selectief oxydevensters voor de H-MOS—toevoer- en afvoerelektrode, de D-MCS-afvoerelektrode, het P-MOS-achtergrondcontacz, het ?-<J7ET-poortcontact en de verzi-35 kale en laterale ÏÏPH-collectorccatacten te openen, gevolgd dcor een 8000665 8 selectieve opening van oxydevensters voor de vertikale en laterale NPN-emitters en de D-MOS-toevoerelektrode teneinde de oxyde-onder-snijding te reduceren en daardoor een D-MOS-centrering voor de nauwkeurige regeling "bij het instellen van de D-MOS-kanaallengte te be-5 houden.
De uitvinding zal onderstaand nader worden toegelicht onder verwijzing naar de tekening. Daarbij tonen : fig. 1 - 12 vergrote dwarsdoorsneden van een halfgeleiderplaat ter illustratie van de reeks stappen bij de vervaardiging van ke-10 tens volgens de uitvinding. De figuren zijn gegeneraliseerd en omvatten geen speciale, bekende topologische aspecten, zoals veld-platering, optionele ionenimplantaties en verbeterde contactopeningen. Ter illustratie is aangenomen, dat alle diffusies in de aangegeven dwarsdoorsnede zijn voltooid, terwijl in werkelijkheid bepaalde 15 diffusies worden onderbroken voor andere implantaties of vormingen en pas nadat de thermische perioden zijn voltooid, voltooid kunnen zijn; en fig. 13 en 1k schema's van representatieve toepassingen, waarbij de werkwijze volgens de uitvinding van bijzonder nut is·.
20 In fig. 1 is aangenomen, dat de uitgangsplaat bestaat uit een monokristallijne silicium substraat van het p-type met een specifieke weerstand van 3-15 ohm-cm en bij voorkeur ongeveer 10 ohm-cm. Onder gebruik van bekende methoden voor selectieve diffusie of implantatie, worden n+ -gebieden 12, 13 en 11 gevormd op plaatsen, 25 waar de vertikale NPN-, P-JFET, P-MOS en N-MOS-inrichtingen moeten worden voltooid. Optioneel wordt het n+ -gebied 13a ook gevormd op de D-MOS-pllatsen teneinde de verdeelde afvoerelektrodeweer-stand van het driftgebied te verlagen. Daarna wordt de epitaxiale laag 15 op de substraat gegroeid, gedoteerd voor het verschaffen 30 van een geleiding van het n-type en een specifieke weerstand van 5,0 ohm-cm tot 8,0 ohm-cm en bij voorkeur 6,5 ohn-cm. De plaat wordt dan in een oxyderende atmosfeer verhit voor het vormen van de silicium oxyde-laag 16, waaraan dan een patroon wordt gegeven voor het verschaffen van openingen voor het vormen van p+ -iso-35 latiezones 17 teneinde de verschillende componentgebieden elek- 8000635 * m 9 trisch van elkaar te scheiden.
Zoals uit fig. 2 blijkt, is de oxydelaag 16 voorzien van een opening 18 voor het selectief vormen van een n+ -gebied 19, dat als het type collectorgebied van vertikale IIPN-inrichtingen dient 5 en optioneel is.
Zoals uit fig. 3 blijkt, is de oxydelaag 16 voorzien van een opening 20 voor de selectieve vorming van het p-gebied 21, dat de N-bron is, waarin N-MOS-inricht ing en moeten worden voltooid. De oppervlaktedoteermiddelconcentratie van het gebied 21 wordt inge- 1 ó 3 10 steld op een waarde van ongeveer 2 x 10 /cnJ voor het compenseren van laterale D-MOS-toevoerelektrodediffusies teneinde de 1I-M0S- en D-MOS-drempelspanningen bij benadering aan elkaar aan te passen, bijvoorbeeld bij 1,5 V.
Over de li-bron 21 is een onafhankelijke oxydegroei tot een dik-15 te, welke meer dan 8000 £ bedraagt, toegestaan om de parasitaire U-MOS-drempelspanning te vergroten zonder dat de D-MOS-zelfcentre- l ring wordt beïnvloed, hetgeen het geval zou zijn, indien over de D-bron een te grote oxydegroei ( /* 2500 £} werd toegestaan.
3
De weerstanden met; weerstandsniveaus van de orde van 1,5 x 10 20 ohm per vierkant kunnen gelijktijdig met de vorming van de U-bron-diffusie worden verschaft. Deze weerstanden zijn meer nauwkeurig dan standaardbasisweerstanden en vertonen een bijzonder goede nauwkeurigheid van weerstand-tot-weerstand. Voorts is de oppervlakte-weerstand een orde van grootte hoger dan die van standaardweerstan-25 den, zoals deze gelijktijdig met standaardbasisdiffusies worden verschaft.
Verder is de vervaardiging van DPEf-transistoren met een emitter-basiskeerdoorslagspanning van 2500 V mogelijk, vergeleken met de normale doorslagspanning van 7 V.
30 Zoals uit fig. k blijkt, wordt de oxydelaag l6 voorzien van een opening 22 via welke opening het D-brongebied 23 wordt gevormd. De D-bron wordt gevormd onder gebruik van normale methoden, welke bij voorkeur het gebruik van fctclithcgrafische methoden voer een selectieve oxydevervijdering omvatten, gevolgd door de implantatie 35 van bocrionen en een daaronvolgend oxydeverwijderen, gevolgd door 8000665 10 de implantatie van boorionen en daaropvolgende thermische diffusie van de implantatie voor het tot stand brengen van het gewenste doteermiddelconcentratieprofiel. De oppervlakteconcentratie van 17 3 booratomen wordt geregeld op een waarde van ongeveer 1x10/cm 5 teneinde het mogelijk. te maken, dat de D-MCS-drempelspanning wordt ingesteld door het snijpunt van de emitter- en D-bronprofielen. De thermische verdeling van boor wordt verkregen met een beperkt zuurstofgehalte in de gasvormige omgeving, teneinde de oxydegroei te beperken. Slechts de minimale oxydedikte (2500 £), die nodig is 10 om de D-bron tegen daaropvolgende fosfordiffusie te maskeren, is toegestaan.
Optioneel kan het laterale en ÏÏPIT-basisgebied 25 gelijktijdig met de D-bron 23 onder gebruik van dezelfde implantatie en diffusie worden gevormd. De ETPÏÏ-werking wordt evenwel iets verbeterd 15 door een iets grotere dosis boorimplantatie voor het gebied 25 dan optimaal is voor het gebied 23. Meer in het bijzonder geeft een grotere dotering van het gebied 25 aan de laterale NHT-transistor een groter stroomvoerend vermogen doordat de injectie bij laag niveau in het basisgebied wordt vergroot en tevens de seriebasisweer-20 stand wordt verlaagd. Derhalve is het laterale NPN-basisgebied 25 iets dieper dan de D-bron in verband met de verschillende neerslag-concentraties, zelfs bij eenzelfde diffusisperiode.
Zoals uit fig. 5 blijkt wordt de oxydelaag 16 voorzien van openingen 26, 27, 28, 29, 30, 31, 32 en 33 via welke openingen 25 worden gevormd het vertikale NPH-basisgebied 3^, het D-M0S-keer-poortcontactgebied 35, het laterale HPN-basisgebied 36, de P-JFET-toevoer- en af voerelektrode 37 en 38, de P-MCS-toevoer- en af voer-elektrode 39 en 1*0 en respectievelijk het ïT-MOS-keerpoortcontact en de beveiligingsring 1*1. Deze gebieden zijn alle van het p-type; 30 zij ondergaan alle dezelfde implantatie en thermische behandeling voor het verdelen van de boorimplantatie. Zoals uit fig. 6 blijkt, wordt de oxydelaag 16 voorzien van openingen 1*2, 1*3, 1*1*, 1*5, h6, 1*7 en U8, via welke openingen worden gevormd het vertikale NPN-col-leetorcontact, het D—MOS-afvoergecied, het laterale NPN-ccllector-35 gebied, het P-JFET-poortcontact, het p-MCS-achtergrondcontact, en 8000665 w * 11 de N-MCS-toevoer- en afvoerelektrode. Deze vensters -worden gescheiden en voor de D-MOS-toevoereiektrode en de liPÏT-emitter geopend, zodat het basisoxyde en het D-bronoxy&e veel dunner kan zijn dan de H-bron- en EPI-oxyden. Hierdoor wordt de mogelijkheid van een 5 ernstige ondersnijding van het dunne oxyde vermeden, dat anders de D-MOS-zelfcentrering op een schadelijke wijze zou kunnen beïnvloeden.
In fig. 7 is het fotolakpatroon voor het selectief openen van de vensters voor de IIPIT-emitter en de D-MOS-toevoerelektrode aange-10 geven, inclusief het patroon voor het openen van de laterale HHT-emitter. Zoals reeds is opgemerkt, wordt na de D-brondiffusie en derhalve de basisdiffusie voldoende oxyde gegroeid om de D-bron en de basisoppervlakken tegen de daaropvolgende fosforneerslag en -diffusie te maskeren. Het emittermasker wordt gebruikt om de basis-15 en D-bronoxydevensters voor ondersnijdingsdoeleinden te openen. Dit masker wordt ook gebruikt voor het onderhouden van de D-MOS-zelf-centrering. Het patroon van het emittermasker is binnen de basisen achtergrondgebieden voor de respectieve HPH-emitter en D-MCS-toevoerelektrode gelegen. Het niet-geëtste oxydemasker maakt een 20 selectieve regeling van de emitter- en toevoerelektrodeplaatsen mogelijk, aangezien het dunne oxyde alle andere gedeelten van de middelmatig gedoteerde gebieden van het p-type tegen de fosforneerslag maskeert.
Het emittermasker strekt zich voorbij de korte kanaalgebieden 25 uit in gebieden, waarin een D-MOS-kanaal moet worden gevormd. Fig.
7 toont de emittermaskercentrering na oxydevervijdering voor de D-MOS-afvoerelektrode. De zwarte rechthoeken 50 en 51 geven gebieden aan, waarin de fotolak moet worden verwijderd tenzij het oxyde vervolgens moet worden verwijderd. De fotolak wordt met het 30 masker belicht en de oxydeverwijdering geschiedt om alle oasis- en D-bronvensters juist te openen. Hij dit proces wordt het oxyde, dat over de oorspronkelijke D-bron is gegroeid, langs de oorspronkelijke oxydesnede weggsëtst. De overlapping van het korte kanaalgebied veroorzaakt, dat het veidoxyde over dit gebied wordt teruggeëtst in 35 He hoeveelheid van verwijderd basisoxyde. Het resterende veidoxyde 8000665 12.
zal evenwel het korte kanaal tegen de toevoerelektrodediffusie maskeren, waardoor de D-MOS-zelfcentrering behouden blijft.
Bij D-MOS-toepassingen met zeer korte kanalen dient het emit-termasker slechts de D-MOS-toevoerelektrode -cxyd ever vi j d er ing te 5 omvatten en dient de NPN-oxydeverwi j der ing bij het D-MOS-afvoer-leketordemasker aanwezig te zijn om een ondersnijding verder tot een minimum terug te brengen.
In fig. 8 is de oxydelaag 16 na het voltooien van de openingen 52, 53 en 5^ afgebeeld, via welke openingen de NPN-emitter, de 10 D-MOS-toevoerelektrode en de laterale NPN-emitter worden gevormd.
De eerder gevormde openingen k2 - U8 blijven open. Derhalve is het volledige stel openingen thans gereed voor fosforimplantatie en diffusie teneinde de N+ -gebieden 55 - 6¼ (fig. 9) te vormen.
De implanterende dosis en de thermische diffusie worden zodanig 15 geregeld, dat de gewenste NPN-beta wordt ingesteld, bijvoorbeeld h^e = 100. Door de D-brondoteermiddelconcentratie onafhankelijk vooraf in te stellen, wordt de D-MOS-kanaallengte bepaald door het verschil tussen de emitter- en D-brondiffusies. Hierdoor wordt de D-MOS-zelfcentrering bewaard en wordt een kvasi onafhankelijke 20 regeling van de laterale D-MOS- en vertikale NPN-karakteristiekem mogelijk gemaakt.
In fig. 10 wordt de oxydelaag 16 opnieuw bewerkt, ditmaal voor het verschaffen van een bestuurde oxydegroei op de plaatsen o5 -68, waarbij het poortoxyde voor alle MOS-ccmponenten en het irnplan-25 tatiemasker voor het instellen van de ?-J?ET-kanaalimplantatie wordt gevormd.
De gehele plaat ontvangt op dit moment een boorimplantatie voor drempelspanningsinstelling van P-MOS-verrijkingsinrichtingen en tevens voor het verschaffen van een kleine toename van de N-M0S-30 en D-MOS-drempelspanningen.
De onttrekkingskanalen voor de P-MQS- en P-JPET-componenten worden dan door selectieve boorinplantaties ingesteld, als aangegeven in fig. 11. Tenslotte wordt de oxydelaag opnieuw bewerkt, als aangegeven in fig. 12, voor het openen van de contactvias voor 35 metallisatie en het vormen van patronen van de onderlinge verbin- 8000655 t 13 dingen.
Fig. 13 toont een wisselstrocm-plasma-aandrijf schakeling, "bestaande uit een inwendige niveauverschuiver, logische CMOS-poorten, een uitgangsbalansaandrijfinrichting, "bestaande uit een tetrode 5 P-MOS/EPlT-toevoerelektrode en een DMOS-afvoerelektrode. De keten vóórziet in een hoogspanningsvniveau met laag vermogen, dat met grote snelheid "bij hoge spanning en grote transconductantie kan worden verschoven. De ingangen worden aangedreven door logische MSI-CMOS-ketens met gering vermogen.
10 Fig. lU toont een nauwkeurig te programmeren hcogspannings- bron, die als een kathode-aandrijfinrichting voor gelijkstroom-plasmaweergeefinrichtingen kan worden toegepast. De inrichting bestaat uit een bandspleetregelaar met emittervolger en Wilson spiegels, waardoor een nauwkeurige uitgangsspanning wordt verkregen, 15 die in wezen onafhankelijk is van het voedingsspanningsgebied (h-15 V) en temperatuurvariaties. Door deze spanning met een precisie-weerstand te programmeren en met nog een stel Wilson spiegels te spiegelen, kan de gebruiker een analoog uitgangsniveau programmeren.
Dit niveau wordt dan gespiegeld en geschakeld door precisie 2IPN/D-M0S-20 elementen en hen cascade NPN/D-MOS-uitgangselement voorziet in een in hoofdzaak onafhankelijkheid van uitgangsspanningszwaaien over een uitgestrekt gebied (10 - U00 V). De logica, welke de uitgangs-toestand bepaalt, is per logische CMGS-keten groot, waardoor een werking met gering vermogen mogelijk is. Derhalve voorziet deze 25 keten in een middel om een logische uitgangstoestand te regelen, inclusief een te programmeren analoog precisiehoogspanningsniveau, in hoofdzaak onafhankelijk van voedingsspanningsvariaties, omge-vingstemperatuurvariaties en uitgangsspanningsvariaties. Deze keten illustreert de versmelting van bipolaire, DMCS- en logische CMCS-30 poorten met goede werking.
80 0 0 6 δ 5

Claims (15)

1¾ CONCLUSIES :
1. Werkwijze voor het vervaardigen van een monolithische, geïntegreerde miero-elektronisehe halfgeleiderreten met goed werkende vertikale en laterale NPN-, P-JFET-, P-MOS- en D-MOS-componenten met het kenmerk, dat (a) aan het oppervlak van een monokristallij-5 ne halfgeleidersubstraat van het p-type selectief een n= + gebied wordt gevormd op elke plaats, waar een vertikale NPN-, P-JFET-, P-MOS- of N-MQS-componeïtmoet worden verschaft, (b) langs epi-taxiale weg op de substraat een monokristallijne, halfgeleider-oppervlaktslaag van het n-type wordt gevormd, die de n+ -gebie-10 den en elke plaats van de substraat, waar D-M0S- of een laterale NPN-component moet worden verschaft, bedekt, (c) p+ -gebieden worden gevormd, die zich door de epitaxiale laag uitstrekken voor het verschaffen van een pn-overgangsisolatie tussen componenten, (d) selectief een eerste, iets gedoteerd oppervlaktegebied van het 15 p-type in de geïsoleerde gedeelten van de epitaxiale laag, waar P-MOS- en N-MOS-inrichtingen moeten worden verschaft, wordt gevormd, (e.) selectief een tweede, iets gedoteerd gebied van het p-type in het geïsoleerde gedeelte van de epitaxiale laag, waar D-MOS-componenten moeten worden verschaft, wordt gevormd, 20 (f) selectief eerste, tweede, derde en vierde middelmatig gedo teerde gebieden van het p-type worden gevormd voor het vormen van de vertikale NPN-basis, het D-MOS-keerpoortcontact, en de P-M0S-toevoer- en afvoergebieden, (g) vervolgens selectief tien gebieden van het n-type worden gevormd voor het verschaffen van het verti-25 kale NPN-collectoreontact, de laterale NPN-collector en -emitter, de N-MQS-toevoer- en afvoerelektrode, de vertikale NPN-emitter, de D-MOS-toevoer- en afvoerelektrode, het P-MOS-achtergrondcontact en het P-JFET-poortcontact, (h) daarna selectief de poortisolator voor de D-M0S-, P-MOS- en ΕΓ-MOS-c omponent en wordt gevormd, (i) de 30 P-MOS-verrijkingsdrempelspanning wordt ingesteld, (j) selectief boorionen worden geïmplanteerd voor het vormen van de onttrekkings-kanalen voor P-MOS- en ?—JFET-inrichtingen, en (k) daarna contact-vias en metallisatie wordt voltooid. 1000665
2. Werkwijze volgens conclusie 1 met het kenmerk, dat stap (d) zodanig wordt geregeld, dat een oppervlaktedoteermiddelconcentratie wordt verschaft, welke het mogelijk maakt, dat de drempelspan-ningen van 1Γ—MOS— en D-MOS-componenten tij benadering aan elkaar 5 gelijk zijn.
3. Werkwijze volgens conclusie 2 met het kenmerk, dat de oxyde-groei over het eerste oppervlaktegebied van het p-type zodanig wordt geregeld, dat de parasitaire F-MOS-drempel wordt vergroot, waardoor een relatief dunnere oxydegroei over de bij stap (e) geil 0 vormde gebieden van het p-type mogelijk wordt. k. Werkwijze volgens conclusie 1 met het kenmerk, dat stap (d) de gelijktijdige vorming van oppervlakteweerstanden met een weerstand van tenminste 1000 per vierkant cravat.
5· Werkwijze volgens conclusie 1 met het kenmerk, dat de opper-15 vlaktedoteerniddelconcentratie, welke een gevolg is van stap (e), zodanig wordt geregeld, dat de D-MOS-drempel wordt bepaald door de snijding van emitter- en D-bronprofielen.
6. Werkwijze volgens- conclusie 1 met het kenmerk, dat een derde iets gedoteerd gebied van het p-type als de laterale NFW-basis 20 gelijktijdig met de stap (e) wordt gevormd.
7. Werkwijze volgens conclusie 1 met het kenmerk, dat stap (f) wordt gemodifieerd voor het omvatten van de gelijktijdigs vorming van extra gebieden van het p-type als ST-MCS-keerpocrtcontact, N-MOS-beveiligingsring en oppervlakteweerstanden.
3. Werkwijze volgens conclusie 1 met het kenmerk, dat het oxyde- masker voor stap (g) in twee trappen wordt bewerkt voor het eerst selectief openen van oxydevensters voor de W-MOS-toevoer- en af-voerelektrode, de. D-MOS-afvoerelektrode, het P-MCS-achtergrond-contact, het P-JFET-poortcontact, en de vertikale en laterale NFN-30 collectorcontacten, gevolgd door een selectieve opening van oxyde-vensters-voor de vertikale en laterale NPN-emitters en de D-M0S-toevoerelektrode teneinde ie oxyde-ondersnijding te reduceren en daardoor de D-MQS-centrering te behouden.
9. Werkwijze volgens conclusie 1 met het kenmerk, dat de D—MOS— 35 kanaallengte wordt bepaald door het verschil tussen de emitter- 8 0 0 0 6 S 5 diffusie en de D-brondiffusie.
10. Werkwijze voor het monolithisch integreren van een halfgeleider-keten met D-M0S- en uitstekend werkende vertikale NPW-componenten met het kenmerk, dat (a) aan het oppervlak van een monokristal- 5 lijne halfgeleidersubstraat van het p-type selectief een n+ -gebied wordt gevormd op elke plaats waar een vertikale NFN-component moet worden verschaft, (b) langs epitaxiale weg op de substraat een mono-kristallijne oppervlaktelaag van het n-type wordt gevormd, die elke n+ - plaats en elke plaats waar een D-MOS-component moet worden 10 verschaft, bedekt, (c) p+ -gebieden worden gevormd, die zich door de epitaxiale laag uitstrekken voor het verschaffen van een pn-overgangsisolatie tussen componenten, (d) selectief een iets gedoteerd gebied van het p-type in het geïsoleerde gedeelte van de epitaxiale laag waar de D-MOS moet worden verschaft, wordt gevormd, (e) 15 selectief middelmatig gedoteerde gebieden van het p-type worden gevormd, welke de vertikale NPN-basis en het D-MOS-poortcontact vormen, (f) vervolgens selectief gebieden van het n-type worden gevormd, die de vertikale ϊΓΡΝ-emitter, het vertikale NPH-collector-contact en de D-MQS-toevoer- en afvoerelektrode vormen, (g) daarna 20 selectief poortoxyde over het D-MOS-kanaal wordt gevormd, en (h) daarna contactviras en metallisatie worden voltooid.
11. Werkwijze volgens conclusie 10 met het kenmerk, dat de opper-vlaktedoteermiddelconcentratie, welke een gevolg is van stap (d) zodanig wordt geregeld, dat de D-MOS-drempelwaarde wordt bepaald 25 door de snijding van de emitter- en D-bronprofielen.
12. Werkwijze volgens conclusie 10 met het kenmerk, dat het oxyde-masker voor stap (f) wordt bewerkt in twee trappen door eerst selectief oxydevensters voor de D-MOS-afvoerelektrode en het vertikale WPH-collectorcontact te openen, gevolgd door het selectief openen 30 van vensters voor de vertikale U?N-emitter en de D-M0S-toevoer- elektrode teneinde de oxyde-ondersnijding te reduceren en daardoor de D-MOS-centrering te behouden.
13. Werkwijze volgens conclusie 10 met het kenmerk, dat de D-M0S-kanaallengte wordt bepaald door het verschil tussen de emitter- 35 diffusie en de D-crondiffusie. 8000665 π 1k. Werkwijze voor het monolithisch integreren van een halfgeleider-keten met D-M0S-. P-MOS- en 11-MOS-c omponenten met het kenmerk, dat (a) aan het oppervlak van een monokristallijne halfgeleidersubstraat van het p-type selectief een n+ -gebied wordt gevormd op elke 5 plaats waar een P-MOS- of h-MOS-component moet worden verschaft, (b) langs epitaxiale weg op de substraat een monokristallijne half-geleideroppervlaktelaag van het n-type wordt gevormd, die de n+ -gebieden en elke plaats waar een D-MOS-component moet worden verschaft, bedekt, (c) p+ -gebieden worden gevormd, die zich door de 10 epitaxiale laag uitstrekken voor het verschaffen van een pn-overgangsisolatie tussen componenten, (d) selectief een eerste iets gedoteerd oppervlaktegebied van het p-type in de geïsoleerde gedeelten van de epitaxiale laag wordt gevormd, waar P-MOS- en N-MOS-inrichtingen moeten worden verschaft, (e) selectief een twee-15 de, iets gedoteerd gebied van het p-type in het geïsoleerde gedeelte van de epitaxiale laag waar D-MOS-componenten moeten worden verschaft, wordt gevormd, (f) selectief eerste, tweede en derde middelmatig gedoteerde gebieden van het p-type in de epitaxiale laag worden gevormd teneinde het D-MOS-keerpoortcontact en de P-MCS-20 toevoer- en afvoerelektrode te verschaffen, (g) vervolgens selectief gebieden van het n-type worden gevormd voor het vormen van de Ιί-MOS-toevoer- en afvoerelektrode, de D-MOS-toevoer- en afvoer-elektrode en het P-MOS-achtergrondcontact, (h) vervolgens selectief een poort isolator voor de D-M0S-, P-MOS- en fl-MOS-c omponent en 25 wordt gevormd, (i) de ?-M0S-verr i j king s dr emp els panning wordt ingesteld, (j) selectief boorionen worden geïmplanteerd voor het vormen van onttrekkingskanalen voor P-MOS-inrichtingen, en (k) vervolgens contactvias en metallisatie worden voltooid.
15. Werkwijze volgens conclusie ik met het kenmerk, dat de stap (a) 30 het vormen van een n+ -gebied op elke plaats waar een D-MOS-ccm- ponent moet worden verschaft, omvat.
16. Werkwijze voor de monolithische integratie van een halfgeleider-keten met D-M0S-, P-MCS-, IT-MCS- en uitstekend werkende NPII-transis-torcamponenzen met het kenmerk, dat (a) selectief aan het oppervlak 35 van een monokristallijne halfgeleidersubstraat van het p-type een 8000665 n+ -gebied wordt gevormd op elke plaats waar een ΪΓΡΝ-, P-MOS- of N-MOS-component moet worden verschaft, (b) langs epitaxiale weg op de substraat een monokristallijne halfgeleideroppervlaktelaag van het n-type wordt gevormd, welke de n+ -gebieden en elke plaats 5 waar een D-MOS-component moet worden verschaft, bedekt, (c) p+ -gebieden worden gevormd, die zich door de epitaxiale laag uitstrekken voor het verschaffen van een pn-overgangsisolatie tussen componenten, (d) selectief een eerste oppervlaktegebied van het p-type in de geïsoleerde gedeelten van de epitaxiale laag wordt gevormd, waar 10 P-MOS- en N-MOS-inrichtingen moeten worden verschaft, (e) selectief een tweede, iets gedoteerd gebied van het p-type in het geïsoleerde gedeelte van de epitaxiale laag, waar D-MOS-componenten moeten worden verschaft, wordt gevormd, (f) selectief eerste, tweede, derde en vierde middelmatig gedoteerde gebieden van het p-type 15 worden gevormd voor het verschaffen van de ίΤΡΪΓ-basis, het D-MOS-keerpoortcontact en de P-MOS-toevoer- en afvoergebieden, (g) vervolgens selectief zeven gebieden van het η-type worden gevormd voor het verschaffen van het JIPN-collectorcontact en de emitter, de i'I-MOS-toevoer- en afvoerelektrode, de D-MOS-toevoer- en afvoer-20 elektrode en het P-MOS-achtergrondcontact, (h) daarna selectief een poortisolator wordt gevormd voor de D-M0S-, P-MOS- en II-MOS-componenten, (i) de P-MOS-verrijkingsdrempelspanning wordt ingesteld, (j) selectief boorionen worden geïmplanteerd voor het vormen van onttrekkingskanalen voor P-MOS-inrichtingen en (k) daarna 25 contactvias en metallisatie worden voltooid. 8000665
NLAANVRAGE8000665,A 1979-02-15 1980-02-01 Werkwijze voor het vervaardigen van een monolithische, geintegreerde micro-elektronische halfgeleiderketen. NL189633C (nl)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US1226779 1979-02-15
US06/012,267 US4325180A (en) 1979-02-15 1979-02-15 Process for monolithic integration of logic, control, and high voltage interface circuitry

Publications (3)

Publication Number Publication Date
NL8000665A true NL8000665A (nl) 1980-08-19
NL189633B NL189633B (nl) 1993-01-04
NL189633C NL189633C (nl) 1993-06-01

Family

ID=21754142

Family Applications (1)

Application Number Title Priority Date Filing Date
NLAANVRAGE8000665,A NL189633C (nl) 1979-02-15 1980-02-01 Werkwijze voor het vervaardigen van een monolithische, geintegreerde micro-elektronische halfgeleiderketen.

Country Status (4)

Country Link
US (1) US4325180A (nl)
JP (1) JPS55146944A (nl)
FR (1) FR2449334A1 (nl)
NL (1) NL189633C (nl)

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4403395A (en) * 1979-02-15 1983-09-13 Texas Instruments Incorporated Monolithic integration of logic, control and high voltage interface circuitry
JPS55156366A (en) * 1979-05-24 1980-12-05 Toshiba Corp Semiconductor device
US4455566A (en) * 1979-06-18 1984-06-19 Fujitsu Limited Highly integrated semiconductor memory device
JPS567463A (en) * 1979-06-29 1981-01-26 Hitachi Ltd Semiconductor device and its manufacture
US4409725A (en) * 1980-10-16 1983-10-18 Nippon Gakki Seizo Kabushiki Kaisha Method of making semiconductor integrated circuit
EP0054303B1 (en) * 1980-12-17 1986-06-11 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit
NL8104862A (nl) * 1981-10-28 1983-05-16 Philips Nv Halfgeleiderinrichting, en werkwijze ter vervaardiging daarvan.
US4454648A (en) * 1982-03-08 1984-06-19 Mcdonnell Douglas Corporation Method of making integrated MNOS and CMOS devices in a bulk silicon wafer
DE3272436D1 (en) * 1982-05-06 1986-09-11 Itt Ind Gmbh Deutsche Method of making a monolithic integrated circuit with at least one isolated gate field effect transistor and one bipolar transistor
JPH0783252B2 (ja) * 1982-07-12 1995-09-06 株式会社日立製作所 半導体集積回路装置
US5239212A (en) * 1982-07-12 1993-08-24 Hitachi, Ltd. Gate circuit of combined field-effect and bipolar transistors with an improved discharge arrangement
JPS5931052A (ja) * 1982-08-13 1984-02-18 Hitachi Ltd 半導体集積回路装置の製造方法
US4673965A (en) * 1983-02-22 1987-06-16 General Motors Corporation Uses for buried contacts in integrated circuits
US4553318A (en) * 1983-05-02 1985-11-19 Rca Corporation Method of making integrated PNP and NPN bipolar transistors and junction field effect transistor
JPS6058657A (ja) * 1983-09-12 1985-04-04 Hitachi Ltd 半導体集積回路装置
JPS6080267A (ja) * 1983-10-07 1985-05-08 Toshiba Corp 半導体集積回路装置の製造方法
US5610089A (en) * 1983-12-26 1997-03-11 Hitachi, Ltd. Method of fabrication of semiconductor integrated circuit device
US5276346A (en) * 1983-12-26 1994-01-04 Hitachi, Ltd. Semiconductor integrated circuit device having protective/output elements and internal circuits
JPH0695563B2 (ja) * 1985-02-01 1994-11-24 株式会社日立製作所 半導体装置
DE3474883D1 (en) * 1984-01-16 1988-12-01 Texas Instruments Inc Integrated circuit having bipolar and field effect devices and method of fabrication
FR2571178B1 (fr) * 1984-09-28 1986-11-21 Thomson Csf Structure de circuit integre comportant des transistors cmos a tenue en tension elevee, et son procede de fabrication
US5298462A (en) * 1984-11-30 1994-03-29 Robert Bosch Gmbh Method of making metallization for semiconductor device
JPH0652792B2 (ja) * 1985-02-26 1994-07-06 日産自動車株式会社 半導体装置
US5324982A (en) * 1985-09-25 1994-06-28 Hitachi, Ltd. Semiconductor memory device having bipolar transistor and structure to avoid soft error
IT1188609B (it) * 1986-01-30 1988-01-20 Sgs Microelettronica Spa Procedimento per la fabbricazione di dispositivi monolitici a semiconduttore contenenti transistori bipolari a giunzione,transistori cmos e dmos complementari e diodi a bassa perdita
US4717678A (en) * 1986-03-07 1988-01-05 International Business Machines Corporation Method of forming self-aligned P contact
IT1188465B (it) * 1986-03-27 1988-01-14 Sgs Microelettronica Spa Rpocedimento per la fabbricazione di circuiti integrati a semiconduttore includenti dispositiv cmos e dispositivi elettronici ad alta tensione
KR890004420B1 (ko) * 1986-11-04 1989-11-03 삼성반도체통신 주식회사 반도체 바이 씨 모오스장치의 제조방법
US4956700A (en) * 1987-08-17 1990-09-11 Siliconix Incorporated Integrated circuit with high power, vertical output transistor capability
US4914051A (en) * 1988-12-09 1990-04-03 Sprague Electric Company Method for making a vertical power DMOS transistor with small signal bipolar transistors
JPH0316123A (ja) * 1989-03-29 1991-01-24 Mitsubishi Electric Corp イオン注入方法およびそれにより製造される半導体装置
US5429959A (en) * 1990-11-23 1995-07-04 Texas Instruments Incorporated Process for simultaneously fabricating a bipolar transistor and a field-effect transistor
US5321283A (en) * 1991-07-30 1994-06-14 Microwave Technology, Inc. High frequency JFET
US5296409A (en) * 1992-05-08 1994-03-22 National Semiconductor Corporation Method of making n-channel and p-channel junction field-effect transistors and CMOS transistors using a CMOS or bipolar/CMOS process
US5374569A (en) * 1992-09-21 1994-12-20 Siliconix Incorporated Method for forming a BiCDMOS
US5618688A (en) * 1994-02-22 1997-04-08 Motorola, Inc. Method of forming a monolithic semiconductor integrated circuit having an N-channel JFET
JP3402400B2 (ja) * 1994-04-22 2003-05-06 株式会社半導体エネルギー研究所 半導体集積回路の作製方法
JPH08172139A (ja) * 1994-12-19 1996-07-02 Sony Corp 半導体装置製造方法
US5985708A (en) * 1996-03-13 1999-11-16 Kabushiki Kaisha Toshiba Method of manufacturing vertical power device
JPH1032274A (ja) * 1996-04-12 1998-02-03 Texas Instr Inc <Ti> Ｃｍｏｓプロセスによるバイポーラートランジスタ作製方法
US5849613A (en) * 1997-10-23 1998-12-15 Chartered Semiconductor Manufacturing Ltd. Method and mask structure for self-aligning ion implanting to form various device structures
US5907168A (en) * 1998-01-23 1999-05-25 Tlc Precision Wafer Technology, Inc. Low noise Ge-JFETs
DE69834315T2 (de) * 1998-02-10 2007-01-18 Stmicroelectronics S.R.L., Agrate Brianza Integrierte Schaltung mit einem VDMOS-Transistor, der gegen Überspannungen zwischen Source und Gate geschützt ist
US6117718A (en) * 1999-08-31 2000-09-12 United Microelectronics Corp. Method for forming BJT via formulation of high voltage device in ULSI
JP2002043557A (ja) * 2000-07-21 2002-02-08 Mitsubishi Electric Corp 固体撮像素子を有する半導体装置およびその製造方法
US6818494B1 (en) 2001-03-26 2004-11-16 Hewlett-Packard Development Company, L.P. LDMOS and CMOS integrated circuit and method of making
US6710424B2 (en) 2001-09-21 2004-03-23 Airip RF chipset architecture
US20050250272A1 (en) * 2004-05-03 2005-11-10 Holm-Kennedy James W Biosensor performance enhancement features and designs
US7781843B1 (en) 2007-01-11 2010-08-24 Hewlett-Packard Development Company, L.P. Integrating high-voltage CMOS devices with low-voltage CMOS
KR102138385B1 (ko) 2014-03-06 2020-07-28 매그나칩 반도체 유한회사 저 비용의 반도체 소자 제조방법
FR3045937A1 (fr) * 2015-12-21 2017-06-23 St Microelectronics Crolles 2 Sas Procede de fabrication d'un transistor jfet au sein d'un circuit integre et circuit integre correspondant.
CN107785305A (zh) * 2016-08-31 2018-03-09 无锡华润上华科技有限公司 集成耗尽型结型场效应晶体管的器件

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5123432B2 (nl) * 1971-08-26 1976-07-16
JPS4840814A (nl) * 1971-09-25 1973-06-15
US3863330A (en) * 1973-08-02 1975-02-04 Motorola Inc Self-aligned double-diffused MOS devices
US3898107A (en) * 1973-12-03 1975-08-05 Rca Corp Method of making a junction-isolated semiconductor integrated circuit device
JPS5123432A (nl) * 1974-08-21 1976-02-25 Aikoh Co
US4047217A (en) * 1976-04-12 1977-09-06 Fairchild Camera And Instrument Corporation High-gain, high-voltage transistor for linear integrated circuits
US4068254A (en) * 1976-12-13 1978-01-10 Precision Monolithics, Inc. Integrated FET circuit with input current cancellation
US4120707A (en) * 1977-03-30 1978-10-17 Harris Corporation Process of fabricating junction isolated IGFET and bipolar transistor integrated circuit by diffusion
US4225877A (en) * 1978-09-05 1980-09-30 Sprague Electric Company Integrated circuit with C-Mos logic, and a bipolar driver with polysilicon resistors

Also Published As

Publication number Publication date
FR2449334A1 (fr) 1980-09-12
FR2449334B1 (nl) 1984-12-14
NL189633C (nl) 1993-06-01
US4325180A (en) 1982-04-20
NL189633B (nl) 1993-01-04
JPS55146944A (en) 1980-11-15

Similar Documents

Publication Publication Date Title
NL8000665A (nl) Werkwijze voor het vervaardigen van een monolithische, geintegreerde micro-elektronische halfgeleiderketen en keten vervaardigd volgens deze werkwijze.
US4403395A (en) Monolithic integration of logic, control and high voltage interface circuitry
US4546370A (en) Monolithic integration of logic, control and high voltage interface circuitry
US4486942A (en) Method of manufacturing semiconductor integrated circuit BI-MOS device
JP3082671B2 (ja) トランジスタ素子及びその製造方法
US5792679A (en) Method for forming silicon-germanium/Si/silicon dioxide heterostructure using germanium implant
US5219784A (en) Spacer formation in a bicmos device
US5465000A (en) Threshold adjustment in vertical DMOS devices
US7598547B2 (en) Low noise vertical variable gate control voltage JFET device in a BiCMOS process and methods to build this device
US20070069306A1 (en) Apparatus and Method for Improving Drive-Strength and Leakage of Deep Submicron MOS Transistors
JP2590295B2 (ja) 半導体装置及びその製造方法
US5444271A (en) Conductivity-modulated semiconductor device with high breakdown voltage
US4797372A (en) Method of making a merge bipolar and complementary metal oxide semiconductor transistor device
US4104784A (en) Manufacturing a low voltage n-channel MOSFET device
US6261932B1 (en) Method of fabricating Schottky diode and related structure
KR100199465B1 (ko) 반도체 디바이스용으로 제조되는 접점구조물 및 이를 제조하는 방법
US5817546A (en) Process of making a MOS-technology power device
KR19990007488A (ko) 단일 확산으로 엠오에스-게이트 반도체를 제조하는 방법
US5874338A (en) MOS-technology power device and process of making same
JP3644697B2 (ja) 電力ｍｏｓ装置用集積構造電流感知抵抗
US6124618A (en) Dynamic threshold MOSFET using accumulated base BJT level shifter for low voltage sub-quarter micron transistor
US4205330A (en) Method of manufacturing a low voltage n-channel MOSFET device
US6452233B1 (en) SOI device having a leakage stopping layer
EP0453026B1 (en) Process for forming a buried drain or collector region in monolithic semiconductor devices
NL8302383A (nl) Werkwijze ter vervaardiging van een halfgeleiderinrichting, en halfgeleiderinrichting vervaardigd volgens de werkwijze.

Legal Events

Date Code Title Description
A85 Still pending on 85-01-01
BA A request for search or an international-type search has been filed
BB A search report has been drawn up
BC A request for examination has been filed
V1 Lapsed because of non-payment of the annual fee

Effective date: 19950901