MXPA95003264A - Sistema de control, de activacion rapida - Google Patents

Abstract

La presente invención se refiere a un sistema de control que comprende:medios para comparar una señal de entrada con una señal de referencia para generar una señal de error;medios para filtrar la señal de error para producir una señal de control, los medios de filtro que incluyen medios amplificadores que tienen una entrada y una salida, y una trayectoria de realimentación acoplada entre la entrada y la salida de los medios amplificadores;la trayectoria de realimentación que comprende un capacitor integrador para integrar la señal de error con una primera constante de tiempo, y medios para controlar una constante de tiempo de dicho sistema de control en respuesta a una señal decontrol de constante de tiempo, los medios de control que están acoplados a la trayectoria de realimentación para incrementar la velocidad de los medios para filtrado mediante el incremento de la constante de tiempo de la trayectoria de realimentación e incrementar la ganancia del circuito mediante el acoplamiento de un segundo capacitor con el capacitor integrador.

Description

SISTEMA DE CONTROL.DE ACTIVACIÓN RÁPIDA La presente invención se refiere a sistemas de control de actuación rápida los cuales se utilizan, por ejemplo, para sintonizar dispositivos electrónicos, tales como receptores de señal de RF. En un receptor de televisión moderno, dos o más imágenes son insertadas al mismo tiempo, por ejemplo, en pantallas actuales de relación de aspecto de 4x3, dentro de una imagen más grande. Los receptores de televisión más recientes de pantalla ancha (formato de pantalla ancha de relación de aspecto 16x9) algunas veces tienen una característica de "IFI" (imagen fuera de la imagen), con la cual pueden mostrar tres o más imágenes auxiliares en una columna vertical, dentro de una área de la pantalla no utilizada, a lo largo de la imagen principal cuando el receptor de pantalla ancha de 16x9 se fija para que la imagen principal sea mostrada con una relación de aspecto de 4x3. Para proporcionar tal característica, el receptor está provisto de dos sintonizadores. El primer sintonizador se utiliza para proporcionar la imagen principal, y el segundo sintonizador se utiliza para proporcionar las imágenes IFI. Estas imágenes IFI son "instantáneas" de otras 3 fuentes, usualmente otros canales, adquiridas al sintonizar secuencialmente el segundo sintonizador en uno de los canales, cargar la memoria de video con un campo de ese canal, y después procediendo al siguiente canal. Si el sintonizador toma 300 milisegundos (ms) para sintonizar entre las fuentes de IFI, puede tomar más de un segundo para que el segundo sintonizador realice un ciclo a través de los tres canales. Este régimen lento de reposición degrada la visibilidad de los canales IFI de tal manera que, las imágenes IFI usualmente se utilizan sólo para monitorear la programación disponible que está pasando en los canales IFI. Sin embargo, si el sintonizador utilizado para muestrear los canales IFI pudiera sintonizar con suficiente rapidez, entonces las tres imágenes IFI podrían ser actualizadas a un régimen de tiempo casi real.

La presente invención también es aplicable cuando es deseable sintonizar rápidamente una frecuencia seleccionada, la cual está a una frecuencia distante de la frecuencia actual. Una situación de este tipo puede ocurrir en el caso de transmisión directa por satélite, en donde se tienen disponibles más de 500 canales. Adicionalmente, la invención es generalmente aplicable para acelerar la operación de un sistema de control que incluya un integrador. En un circuito de enganche de fase (CEF) para un sistema de control, tal como un sintonizador de televisión, una señal representativa de frecuencia es generada por un oscilador controlable y comparada contra una frecuencia de referencia en un detector de fase (DF) con la señal de salida proveniente del detector de fase, conteniendo un componente de CD , el cual es indicativo de la diferencia de frecuencia y de fase entre las dos señales. La señal de salida del detector de fase está acoplada a un filtro activo o pasivo de paso bajo, para suavizar los pequeños cambios en la señal de salida. La señal filtrada de paso bajo, se puede utilizar para ajustar el oscilador controlado, usualmente en forma de un oscilador controlado de voltaje (OCV). En lugar del filtro de paso bajo, los circuitos modernos de CEF, utilizan una etapa de salida de rediseño de corriente, la cual está acoplada a un capacitor integrador en el circuito de retroalimentación de un amplificador. En un arreglo de este tipo, si existe una diferencia mayor entre la frecuencia de la señal recibida y la frecuencia de la señal seleccionada, pueden pasar cientos de milisegundos antes de que el capacitor integrador grande alcance el voltaje deseado, de tal manera que el CEF enganche. Es este largo tiempo de integración el que evita la sintonización rápida de un sintonizador, por ejemplo, para las imágenes IFI. Los arreglos de control de sintonizador de la técnica anterior, mostrados en las Figuras 1 - 3, tienen desventajas de uso para las imágenes IFI. En las varias figuras, los miembros similares están designados con números similares. Los sintonizadores de televisión que utilizan un circuito de enganche de fase, pueden tener tiempos de cierre de hasta 300 milisegundos (ms).

Con referencia a la Figura 1, el transistor 14 es un amplificador de relativamente alta energía fuera de chip, acoplado a la terminal de salida de un amplificador operacional de baja energía 16, dispuesto en un chip de circuito integrado, como parte del CEF 10. La señal de sintonización del detector de fase está acoplada a la terminal de entrada 17, del amplificador operacional 16 y a su vez al transistor 14. La señal de salida del colector del transistor 14, está acoplada a varios diodos varactores, en circuitos sintonizados (no mostrados) del OCV 12, y también es retroalimentado a la terminal 17, a través del capacitor integrador 18, y de una red 19, comprendiendo un resistor 20 en paralelo con un capacitor 22. El resistor 24, proporciona voltaje de suministro de energía al electrodo del colector del transistor 14. De tal manera que, para el circuito de retroalimentación, la ganancia directa es proporcionada por los amplificadores 14, 16. El capacitor 18, es el capacitor integrador como se mencionó anteriormente. El capacitor 22, proporciona atenuación gradual de la respuesta de ganancia - frecuencia de alta frecuencia para el circuito de retroalimentación. En este arreglo, el largo tiempo de enganche de CEF es producido por la limitación de la velocidad de rotación de voltaje de salida de colector (dv/dt), del transistor 14 para cargar (o descargar) el capacitor 18. En este caso particular, la limitación de la velocidad de rotación del transistor 14, depende de la limitación de velocidad de rotación del amplificador 16. Un arreglo similar al mencionado en un artículo de Bernard Glance, en la publicación de septiembre de 1985 de IEEE Transactions on Micro ave Theory of Techniques ( transacciones de IEEE en Teoría de Técni cas de Microondas) , MTT-33, Volumen 9, titulado "New Phase-Locked Loop Circuit Providing Very Fast Acquisition Time" (Nuevo Circui to de Enganche de Fase que Proporciona un Ti empo de Adquisición muy Rápido) , se muestra en la Figura 2. Los diodos anti-paralelos 30, 32, están conectados a través del resistor 28, en el circuito de entrada del amplificador 14, 16. Este arreglo es para cuando se utiliza un detector de fase multiplicador (DF) 34 en el CEF. Los diodos 30, 32 actúan para disminuir el valor efectivo del resistor 28 cuando el voltaje de CD proviniente del detector de fase, sobrepasa un voltaje de umbral de conducción del diodo de aproximadamente 0.6 voltios.

Sin embargo, Glance no trabajará con un detector de fase digital. Con un detector de fase digital, la respuesta del detector de fase, está en la forma de una onda cuadrada modulada en ancho de pulso conteniendo un valor promedio de CD, la cual constituye la señal de corrección. Debido a que estos pulsos tienen todos la misma amplitud, los pulsos hacen que los diodos se "enciendan" independientemente de la cantidad de error de sintonización. Esto significa que, al menos uno de los diodos siempre estará activo, aún para errores de fase muy bajos (anchos de pulso angosto) y las características del estado estable del sistema resultarán alteradas. El circuito mostrado en la Figura 3, ilustra un CEF utilizando un detector de fase 34, tal como el empleado en un circuito integrado Motorola 44802. Un circuito de ese tipo es relativamente rápido al sintonizar un intervalo de sólo 1-2 canales. Por ejemplo, puede tomar sólo 20 ms para sintonizar del canal 10 al 12. Sin embargo, al sintonizar a través de una discontinuidad de banda, tal como del canal 6 al canal 7 en los Estados Unidos, o del extremo inferior de una banda al extremo superior de otra banda, puede tomar más de 100 ms. Esto se debe a que el detector de fase tiene una salida máxima, la cual está usualmente limitada a 1/2 Vcc. Cuando se requieren cambios de frecuencia mayores, el detector se satura, y existe un límite en cuanto a la rapidez con la que el capacitor integrador 18, puede ser cargado en respuesta a una señal de salida del detector de fase Vd . De manera más particular, al anular la caída de voltaje a través del resistor 20, la velocidad de carga de voltaje dv/dt del capacitor 18, dependerá de le o Iin, y de los valores del capacitor 18 y el resistor 28. De tal manera que, si se requiere un cambio mayor en el voltaje de sintonización. podría haber una limitación de velocidad de rotación de la señal de salida del detector de fase 34. En un arreglo de este tipo, los valores del capacitor 18 y del resistor 28 son altos, debido a que el voltaje de sintonización se utiliza para controlar un OCV, la sensibilidad del OCV es alta, y el ancho de banda del circuito debe ser reducido. Por ejemplo, en algunos sintonizadores Vd 1.3 V, resistor 28 = 22k, y capacitor 18 = .22 microfaradios, de tal manera que, para una dv/dt = 260 v/Seg., y tomaría aproximadamente 100 ms para sintonizar 25 voltios. De conformidad con aspectos de la presente invención, una carga mucho más rápida de un capacitor integrador de un sistema de control, tal como un CEF, es proporcionada cuando se requieren grandes cambios en la carga de un capacitor integrador, por ejemplo grandes cambios de frecuencia (error grande) en la sintonización de un sintonizador. El valor capacitivo del capacitor integrador es reducido en valor cuando se requieren grandes cambios de frecuencia o corrección considerable de error. Esta reducción del valor capacitivo se logra al conectar, de manera conmutable un segundo capacitor en serie con el capacitor integrador, de tal manera que la capacitancia total de valor reducido se puede cargar de manera más rápida. Se podrá hacer referencia a los dibujos en donde: Las Figuras 1 - 3, muestran porciones de sintonizadores de la técnica anterior, parcialmente en diagrama de bloques y parcialmente en forma esquemática. Las Figuras 4 y 6, muestran varias modalidades, parcialmente en forma de diagrama de bloques y parcialmente en forma esquemática. Las Figuras 5a y 5b, muestran características de respuesta de Bode, de la modalidad de la Figura 4. Con referencia ahora a la Figura 4, de conformidad con aspectos de la presente invención, el arreglo de sintonización mostrado en la Figura 1, se hace más rápido por la carga más veloz del capacitor integrador 18, cuando existe un error de frecuencia grande, por ejemplo el canal seleccionado está distante en frecuencia del canal sintonizado actualmente. A fin de cambiar la frecuencia, el CEF disipa o aporta corriente para cargar (o descargar) el capacitor 18. Como en la Figura 1, el capacitor 18 y la red paralela 19, están acoplados como un red de retroalimentación para el amplificador 14, 16. Sin embargo, como se muestra en la Figura 4, los transistores complementarios Ql y Q2, tienen sus electrodos colectores acoplados respectivamente a +Vcc y -Vcc, con los electrodos bases acoplados al lado del CEF de la red 19. Los electrodos emisores de los transistores Ql, Q2 están acoplados conjuntamente con ambos emisores acoplados a través del resistor 36, a la unión de la red 19, y el capacitor integrador 18. El voltaje desarrollado a través de la red 19, por la corriente de disipación/aportación de/hacia el capacitor 18, debido a la acción de corrección de error de CEF 10, produce un voltaje a través del resistor 20, lo que hace conductivos a uno de los transistores complementarios Ql, Q2, cuando ese voltaje excede el Vbe del transistor apropiado para la polaridad de corriente correspondiente. El transistor conductivo Ql, Q2 acopla el capacitor 18 a una fuente de suministro de energía adecuada, por ejemplo, +Vcc o -Vcc, a través del resistor 36. Esta acción proporciona corriente adicional de disipación/aportación del suministro de energía externo, de la polaridad correcta, para cargar el capacitor 18, en un periodo de tiempo corto. El valor del resistor 36, es seleccionado para limitar la corriente máxima de disipación/aportación que puede ser proporcionada al capacitor 18, con el valor de resistencia del resistor 36, que tiene un efecto en la respuesta transitoria del sistema. Por ejemplo, es posible proporcionar un nivel de corriente de impulso de carga, el cual producirá desviación efectiva en el circuito. Además, la respuesta transitoria puede ser adicionalmente efectuada porque el circuito de entrada del transistor de conducción Ql, Q2, junto con el resistor 36. retroalimentan en paralelo el resistor 20.

Así que, si hay una limitación de la velocidad de rotación en el sistema, por ejemplo, en CEF 10 o en el amplificador 14. 16, lo cual evita esta carga/descarga rápida del capacitor 18, esta limitación de la velocidad de rotación puede ser evitada, como se muestra. El incremento de la corriente de carga/descarga del capacitor proporcionado por la señal de sintonización del CEF 10. permite un cambio rápido del estado eléctrico del capacitor 18, a un estado de carga, el cual corresponderá al canal seleccionado. Se debe notar que la corriente adicional de disipación/aportación proporcionada al capacitor 18, por los transistores Ql, Q2 , no fluye a través del resistor 20. De tal manera que, cuando la sintonización es finalizada, es decir, el capacitor 18 es cargado/descargado de acuerdo con el voltaje de salida de CEF 10, y CEF 10 ha obtenido un enganche, el voltaje generado a través del resistor 20, por CEF 10, se vuelve insuficiente para mantener conductivo el transistor apropiado Ql, Q2, es decir, el voltaje es menor que el potencial de diodo Vbe del transistor apropiado, y los transistores Ql, Q2 se vuelven no conductivos. De tal manera que, una vez que el enganche se ha establecido, las pequeñas corrientes de corrección requeridas para compensar la desviación de temperatura, no son suficientes para "encender" alguno de los transistores Ql, Q2 y CEF 10 se comporta como si los transistores Ql. Q2 no estuvieran presentes.

En el arreglo mostrado en la Figura 4, el arreglo incrementador de corriente del capacitor integrador 18, utiliza corrientes proporcionadas externamente, a fin de cargar/descargar el capacitor integrador a una velocidad más rápida para proveer un tiempo de respuesta más corto. Esto está en contraste a los arreglos mostrados en las Figuras 1, 2 y 3, en donde las corrientes de carga para el capacitor integrador están sujetas a limitaciones de la velocidad de rotación del detector de fase 34, y del amplificador 14, 16. Lo mejor que el circuito de la Figura 2 puede hacer es reducir momentáneamente la resistencia en serie con el capacitor integrador 18, al hacer a los diodos conductores y se desvíen del resistor 28. Sin embargo, las corrientes de carga/descarga todavía vendrán del detector de fase 34 o del amplificador 14, 16, y la magnitud de tal corriente de carga/descarga es mucho más limitada, comparada a la corriente en incremento de carga/descarga de los arreglos mostrados en las Figuras 4 y 5, las cuales se derivan directamente de un suministro de energía. El arreglo del circuito de la Figura 4, utiliza una salida de fuente de corriente, la cual no requiere el resistor 28 de la técnica anterior de las Figuras 2 y 3, y tiene un polo de "Bode" formado por el resistor 20 y el capacitor 22. El capacitor 22 filtra los pulsos del detector de fase a un voltaje de CD a través del resistor 20 y de esta manera, el arreglo del circuito se puede usar con un detector de fase digital. Normalmente la ganancia del circuito abierto de la Figura 4, tendrá una respuesta de frecuencia como la que se muestra en la Figura 5a. Como la respuesta de magnitud cruza la ordenada de 0 dB a una inclinación de 20dB/década, y el cero (c) y el polo (p) están lejos de este punto de cruce, el margen de fase (mf) para estabilidad sería adecuado. Cuando el circuito acelerador está activo, como se indica por la línea de puntos de la Figura 5a, la ganancia se incrementa y el punto de cruce de la abscisa se desplaza hacia arriba en frecuencia. Esto produce un margen de fase disminuido, con el polo de tercer orden (p) proporcionado por la red 19, estando cerca de la frecuencia de cruce. Una respuesta mejorada se muestra en la Figura 5b, en donde la ganancia es incrementada y el polo de tercer orden es adicionalmente removido del punto de cruce de la abscisa, lo que ayuda a mantener el margen de fase. El movimiento de polo se logra porque los transistores Ql, Q2, y el resistor 36, acoplados a través del resistor 20 y el capacitor 22, actúan para derivar la red 19, cuya presencia es la razón para la existencia del polo. La velocidad del CEF de la presente invención es muy rápida, aunque no se puede hacer arbitrariamente pequeña. El tiempo de enganche del CEF se puede reducir a por debajo de 10 ms, lo cual es un tiempo suficientemente corto para que las tres imágenes IFI, tengan un movimiento casi como si estuvieran en vivo. Con referencia ahora a la Figura 6, se muestra una segunda modalidad de la presente invención. Debido a la gran ganancia del amplificador 14, 16, la terminal de entrada 17 del amplificador 14, 16, es un nudo virtual de tierra. Un extremo del capacitor 40, está acoplado a la unión de la red 19 y el capacitor 18, y el otro extremo está acoplado de manera conmutable a tierra, vía un transistor de conmutación 42. Cuando el transistor 42 está inactivo (no conduciendo), el circuito de retroalimentación se comporta de una manera usual. Sin embargo, cuando el transistor 42 se hace conductivo, vía una señal de conmutación aplicada al electrodo de la base, el extremo de la red 19, acoplado al capacitor 18 es acoplado a tierra a través del circuito emisor-colector del transistor 42 y el capacitor 40, con el otro extremo de la red 19 estando acoplado al nodo virtual a tierra de la terminal de entrada 17. Si el valor del capacitor 40, es mucho más grande que el valor del capacitor 22, la red 19 es derivada en señal y está fuera del sistema. De tal manera que este arreglo del capacitor acoplado de manera conmutable a través de la red 19, elimina el polo P3 de las Figuras 5a y 5b. La señal de conmutación aplicada a la base del transistor 42 puede ser, por ejemplo, una señal indicadora de que no hay enganche de CEF, o el negativo de una señal indicadora de que hay enganche de CEF. Sin embargo, existe otro aspecto del circuito de la Figura 6. Cuando el transistor 42, está activo (conduciendo), los capacitores 18 y 40 están conectados en serie a tierra.

Como la capacitancia total del capacitor 18, en serie con el capacitor 40 es menor que la capacitancia de 1 capacitor 18 por sí mismo, la capacitancia total reducida, disminuye el tiempo requerido para la carga/descarga del capacitor integrador por el amplificador 14, 16, sin ningún incremento de la corriente de carga/descarga, acoplado al capacitor integrador 18. Aunque la presente invención se muestra en el contexto de un sintonizador de CEF para la selección de frecuencias de sintonización, la presente invención se puede utilizar generalmente en sistemas de control, a fin de acelerar tiempos de respuesta.

Claims (3)

1. REIVINDICACIONES 1. Un sistema de control comprendiendo: medios para proporcionar una señal indicadora de un error; medios de corrección de error para corregir el error, en respuesta a la señal indicadora de un error, dichos medios de corrección de error incluyendo un capacitor integrador, para integrar una versión de la señal indicadora de un error, con un primer tiempo de respuesta, y caracterizado por medios para reducir el tiempo de respuesta para el capacitor integrador, integrando la versión de la señal indicadora de un error, desde el primer tiempo de respuesta a un segundo tiempo de respuesta, acoplando en serie un segundo capacitor con el capacitor integrador.
2. 2. Un sistema de sintonización para un receptor de señal, comprendiendo: medios para proporcionar una señal de sintonización para la sintonización del receptor, en respuesta a una selección de señal, los medios para proporcionar una señal de sintonización, incluyendo un capacitor integrador, a fin de integrar una versión de la señal de sintonización con un primer tiempo de respuesta, y caracterizado por medios para reducir el tiempo de respuesta para el capacitor integrador, integrando la versión de la señal de sintonización, desde el primer tiempo de respuesta a un segundo tiempo de respuesta, acoplando en serie un segundo capacitor con el capacitor integrador.
3. 3. Un sistema de sintonización para un aparato de televisión, capaz de sintonizar señales, comprendiendo: medios de detección de fase a fin de proporcionar una señal de sintonización, para la sintonización del aparato en respuesta a una selección de señal; medios para sintonizar el aparato, en respuesta a la señal de sintonización comprendiendo un capacitor integrador, el cual es cargado o descargado por corriente en respuesta a una versión de la señal de sintonización en un primer tiempo de respuesta, y caracterizado por medios para acoplar en serie un segundo capacitor con el capacitor integrador, a fin de reducir el tiempo de respuesta de carga o descarga del capacitor integrador, desde el primer tiempo de respuesta hasta el segundo tiempo de respuesta.